一種自適應的源極電壓調節型sram結構的製作方法
2023-10-27 16:58:07
一種自適應的源極電壓調節型sram結構的製作方法
【專利摘要】本發明是一種自適應的源極電壓調節型SRAM結構，包括由多個MOS管構成的基本SRAM存儲單元，還包括一個源端電壓調節電路，所述源端電壓調節電路由NMOS管M7、反相器INV1、反相器INV2、可調電容Cbst構成，其中，所述NMOS管M7的漏極連接SRAM存儲單元電路源端SOURCE，NMOS管M7的源極接地，NMOS管M7的柵極連接使能信號端bsten，使能信號端bsten通過兩個串聯的反相器INV1和反相器INV2緩衝後連接可調節電容Cbst的一個極板上，可調節電容Cbst的另一塊極板連接電路的源端SOURCE。採用本發明技術方案，可以加快讀寫操作的速度、提高晶片的良率，同時，對較大塊SRAM進行分塊編碼並分別進行讀寫操作能降低電路整體功耗。
【專利說明】—種自適應的源極電壓調節型SRAM結構
【技術領域】
[0001]本發明涉及快速SRAM存儲器領域，具體涉及具有源極電壓自調節功能的快速SRAM存儲器。
【背景技術】
[0002]現代的智慧型手機、平板電腦、可穿戴設備等新興智能電子設備越來越廣泛地應用於人們的日常生活。它們的功能越發全面、速度也不斷提高，這也給設備生產商帶來了更高的要求，設備體積和電壓的按比例縮小規律使得這些智能設備的晶片運行最小電壓必須降低，此外，現代半導體工藝的技術進行也使得mos管特徵尺寸到達了 20nm甚至是1nm的級別，因此與特徵尺寸相適應的最小電壓也必須做出改進，而相比於工藝、電壓和溫度的變化，最小電壓更難進行調整，尤其是快速SRAM的最小電壓。
[0003]很多已有的文章和專利當中提出了各中形式的讀寫輔助電路，以此來實現降低SRAM最小電壓的目的。例如在2013年，Jonathan Chang等人在文章「A 20nm IlMbSRAM in high—k metal-gate with assist circuitry for low-leakage and 1w-Vminapplicat1n」中提出了一種叫做「部分抑制的字線電壓機制」PSWL的讀取輔助電路結構，它利用一種可編碼的選通信號來選取字線電壓驅動上的負載PMOS管的數量而提高讀取數據時候的字線電壓以達到增加讀寫速度和降低Vmin的目的，同時文章也利用了一種叫做「位線長度跟蹤式的負位線電壓激增機制」 BT-NBL，在寫驅動器的源極增加一組電壓激增電路來實現寫入數據時候的位線電壓能夠達到負值的目的，使得選通管的柵源電壓差增大而使得位線電壓降低進而增強寫能力，降低Vmin.然而，很多類似於上述方式的讀寫輔助電路在增強讀寫速度，降低Vmin的同時，因為額外輔助電路的加入，使得整體SRAM的功耗增加很多，另外晶片面積也必然隨之加大，這就是上述方式的共同缺點。
[0004]另一方面，設計完成的晶片在大批量生產出來的時候，因為工藝水平的限制，必然會以一定的概率(通常按照正態分布的規律)有一部分存儲單元MOS管的開通電流1n會比正常MOS管的開通電流小，這時候如果用正常的電壓驅動上述單元，則有可能發生讀寫數據失敗，我們把這部分存儲單元稱為」 tail bits」，這就造成了電路功能的失敗而導致晶片的浪費。
[0005]本發明基於上述考慮，如果在增加讀寫輔助功能電路的同時，引入一種減少讀寫輔助電路數量的結構，就可以降低電路功耗，提高存取數據的速率，同時增強讀寫數據的能力，這就使得上述tail bits仍然能夠存取數據而提高晶片的良率。
【發明內容】
[0006]本發明的目的是在引入讀寫輔助電路的同時，使用一種減少讀寫輔助電路數量的結構，降低電路的功耗，提高存取數據的能力，提高SRAM晶片的良率。具體的就是一種自適應的源極電壓調節型SRAM結構。
[0007]為實現上述技術目的，達到上述技術效果，本發明通過以下技術方案實現: 一種自適應的源極電壓調節型SRAM結構，包括由多個MOS管構成的基本SRAM存儲單元，還包括一個源端電壓調節電路，所述源端電壓調節電路由NMOS管M7、反相器INVl、反相器INV2、可調電容Cbst構成，其中，所述NMOS管M7的漏極連接SRAM存儲單元電路源端SOURCE，NMOS管M7的源極接地，NMOS管M7的柵極連接使能信號端bsten，使能信號端bsten通過兩個串聯的反相器INVl和反相器INV2緩衝後連接可調節電容Cbst的一個極板上，可調節電容Cbst的另一塊極板連接電路的源端SOURCE。
[0008]進一步的,所述SRAM存儲單元分成若干較小的子模塊sub-block,並且依據測試所得的每個子模塊sub-block的tail bits在進行讀寫操作時源端SOURCE需調節電壓大小來決定每個子模塊sub-block的狀態,所述的每個子模塊sub-block的狀態為其進行讀寫所需要的電壓情況，所述源端電壓調節電路對每個子模塊sub-block的源端SOURCE電壓進行不同程度的調節。
[0009]進一步的，對所述的每個子模塊sub-block進行讀寫所需要的電壓進行編碼，所有的子模塊sub-block對應的編碼信息全部存放在同一塊非易失性存儲器NVM中。
[0010]進一步的，所述的每個子模塊sub-block上設置有多路並聯的電容，每路電容電路上設置有選通開關，其多路並聯的電容和選通開關組合構成源端電壓調節電路的可調節電容Cbst。
[0011]進一步的,所述選通開關的通斷由子模塊sub-block存放在NVM中對應的編碼信息決定。
[0012]進一步的，所述使能信號端bsten的信號為電壓信號。
[0013]本發明的有益效果是:
1、使用自適應的源極電壓調節機制，使用一套boost電路通過使能信號調整源端的電壓到VSS以及不同程度的NVSS，這樣可以增加SRAM單元的讀寫操作能力，加快SRAM的讀寫速度，進而可以提聞SRAM晶片的良率。
[0014]2、將大塊的SRAM分成幾份或者更多份，根據每個sub-block的測試情況來對NVM進行編碼，選用不同的代碼來實現不同tail bit的不同程度的NVSS的調節，這樣可以減少源端電壓調節電路的使用，從而很大程度地減小電路的功耗。
【專利附圖】
【附圖說明】
[0015]圖1是本發明中源端電壓調節電路以及多(六)管SRAM單元電路圖；
圖2是本發明中源端電壓調節電路使能電壓、a點電壓以及源端電壓的波形示意圖；
圖3是本發明中將大塊SRAM分成若干子塊sub-block並進行編碼的示意圖；
圖4是本發明中使用編碼調節電容選通開關進而調節電容大小的示意圖。
【具體實施方式】
[0016]下面將參考附圖並結合實施例，來詳細說明本發明。
[0017]如圖1所示，一種自適應的源極電壓調節型SRAM結構，包括由六個MOS管構成的基本SRAM存儲單元，還包括一個源端電壓調節電路，所述源端電壓調節電路由NMOS管M7、反相器INVl、反相器INV2、可調電容Cbst構成，其中，所述NMOS管M7的漏極連接SRAM存儲單元電路源端SOURCE，NMOS管M7的源極接地，NMOS管M7的柵極連接使能信號端bsten，使能信號端bsten通過兩個串聯的反相器INVl和反相器INV2緩衝後連接可調節電容Cbst的一個極板上，可調節電容Cbst的另一塊極板連接電路的源端SOURCE。
[0018]其次，本實施例中所涉及到的較大的SRAM模塊，將其分成幾份或者更多份的子模塊sub-block，如圖3所示，當SRAM測試晶片生產出來之後進行測試，根據測試所得的每個子模塊sub-block中的tail bits在進行讀寫操作時源端SOURCE需調節電壓大小來決定每個子模塊sub-block的狀態，也就是其進行讀寫所需要的電壓情況，以此將子模塊sub-block分成不同的類別進行不同程度的源極電壓調節。同時將這些不同狀態的子模塊sub-block進行編碼,例如，使用00表示該子模塊sub-block只需要在源極加正常的VSS，用01表示該子模塊sub-block需在源極加淺程度負調節的VSS而用11表示該子模塊sub-block需在源極加深程度負調節的VSS,而這些子模塊sub-block的編碼用一塊非易失性存儲器NVM來存放。
[0019]此外，本發明中在選用不同程度負調節的Vss時使用不同大小的電容來完成，電容的選擇可以根據給該子模塊sub-block的編碼來連接一組選通開關來完成，具體如圖4所示，這樣，不同的編碼可以選擇不同的子模塊sub-block，同時還能選擇不同大小的電容，以此實現不同程度的源極電壓負調節。
[0020]在本實施例中，繼續參照圖3，參照圖3，將大塊的SRAM分成幾份或者更多份，在對測試晶片完成測試後，根據每一個子模塊sub-block當中的tail bits的情況來選擇對其進行不同的編碼，例如，用代碼00表示該sub-block當中的bits都正常，無需對源端電壓進行調節，用代碼01表示該sub-block中的部分tail bits需進行淺程度的負電壓調節，用11表示該sub-block中的tail bits需進行深程度的負電壓調節,將這些代碼存儲在一塊NVM當中。當給出地址之後可以將地址和NVM當中的編碼進行匹配，以此知道所需操作的單元所處的子模塊sub-block以及對該子模塊sub-block進行讀寫所需要進行的源端電壓調節情況。這裡假設地址匹配的結果是該單元所在子模塊sub-block進行操作需進行淺程度負電壓調節，所得的代碼是01，如圖3中的情況，這時依據圖4所示，該01代碼可以控制電容Cl，C2的選通開關，此時開關Tl接通，開關T2關斷，電容Cl連接到源端，可進行淺程度的負電壓調節。
[0021]結合圖1和圖2，在源端電壓調節電路的使能信號端bsten上施加一個高電壓，在該使能信號的下降沿，根據電容Cl的電量守恆定律，當bsten端的電壓為高時，M7管導通，源端電壓為零，a點電壓為高，而當bsten電壓為低之後M7管關斷，a點電壓為零，根據電量守恆定律，電容兩端電壓差不會發生改變，因而源端電壓會降低到負電壓NVSS。這時候由於存儲單元電晶體中M5和M6的源極電壓降低，柵源電壓差變得比正常VSS時大，使得該單元的存儲數據和讀取數據的能力增強，存取速度加快。
[0022]結合圖3，還可以看到，在給一塊較大SRAM進行分塊之後，按列排布的每一個子模塊sub-block都可以共用一塊NVM數據存儲模塊，同時也只需要一個電壓調節電路，在每個子模塊sub-block上只需加上不同的電容的並列組合，根據編碼選通不同的電容連接到電路中。和所有單元共用一塊代碼存儲NVM以及對所有單元進行讀寫操作時都對源端電壓進行負調節相比，本發明的方式明顯可以在很大程度上降低電晶體的開通電流，進行降低添加的電路帶來的額外功耗。
[0023]以上所述僅為本發明的優選實施例而已，並不用於限制本發明，對於本領域的技術人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
【權利要求】
1.一種自適應的源極電壓調節型SRAM結構，包括由多個MOS管構成的基本SRAM存儲單元，其特徵在於，還包括一個源端電壓調節電路，所述源端電壓調節電路由NMOS管M7、反相器INV1、反相器INV2、可調電容Cbst構成，其中，所述NMOS管M7的漏極連接SRAM存儲單元電路源端SOURCE，NMOS管M7的源極接地，NM0S管M7的柵極連接使能信號端bsten，使能信號端bsten通過兩個串聯的反相器INV1和反相器INV2緩衝後連接可調節電容Cbst的一個極板上，可調節電容Cbst的另一塊極板連接電路的源端SOURCE。
2.根據權利要求1所述的自適應的源極電壓調節型SRAM結構，其特徵在於，所述SRAM存儲單元分成若干較小的子模塊sub-block,並且依據測試所得的每個子模塊sub-block的tail bits在進行讀寫操作時源端SOURCE需調節電壓大小來決定每個子模塊sub-block的狀態，所述的每個子模塊sub-block的狀態為其進行讀寫所需要的電壓情況，所述源端電壓調節電路對每個子模塊sub-block的源端SOURCE電壓進行不同程度的調節。
3.根據權利要求2所述的自適應的源極電壓調節型SRAM結構，其特徵在於，對所述的每個子模塊sub-block進行讀寫所需要的電壓進行編碼，所有的子模塊sub-block對應的編碼信息全部存放在同一塊非易失性存儲器NVM中。
4.根據權利要求3所述的自適應的源極電壓調節型SRAM結構，其特徵在於，所述的每個子模塊sub-block上設置有多路並聯的電容，每路電容電路上設置有選通開關，其多路並聯的電容和選通開關組合構成源端電壓調節電路的可調節電容Cbst。
5.根據權利要求4所述的自適應的源極電壓調節型SRAM結構，其特徵在於，所述選通開關的通斷由子模塊sub-block存放在NVM中對應的編碼信息決定。
6.根據權利要求1所述的自適應的源極電壓調節型SRAM結構，其特徵在於，所述使能信號端bsten的信號為電壓信號。
【文檔編號】G11C11/413GK104464798SQ201410804135
【公開日】2015年3月25日 申請日期:2014年12月23日 優先權日:2014年12月23日
【發明者】翁宇飛, 李力南, 胡玉青 申請人:蘇州寬溫電子科技有限公司