基於柵壓自舉電路和分段全電容陣列的ADC晶片電路的製作方法

2024-03-03 10:54:15 2

本發明涉及數模轉換技術領域，更具體地，涉及一種基於柵壓自舉電路和分段全電容陣列的ADC晶片電路。

背景技術：

在物聯網中，數據採集是整個物聯網應用的入口，而數模轉換器(ADC)將連續的時間信號轉換成離散的數位訊號以便於信號的處理，整個採集過程中模數轉換器是完成這項任務最重要的外設。同時在物聯網中存在大量的節點與接口，因此每一個節點的功耗都要儘可能的小。低功耗的ADC廣泛的應用在各種採集設備中。

當前ADC設計中，逐次逼近型(SAR)、流水線型(Pipeline)、過採樣型(Oversample)是設計的主流。流水線型ADC轉換速率低，轉換速率在12位時為100～300SPS，因此只能在低速領域中應用。過採樣型ADC解析度較高，轉換速率也能達到比較高的速率，但這種類型的晶片設計成本高，在相同的轉換速率下，功耗也比流水線型和逐次逼近型的高。逐次逼近型ADC通常應用於中高速、中精度、低功耗領域，解析度為10位時，採樣速率可達100MSPS。

現有的技術中，ADC功耗通常比較大，一般10位精度的ADC功耗達到幾十毫瓦。因此設計低功耗ADC是非常有必要的，本設計給出功耗小於4毫瓦的設計方案。

技術實現要素：

本發明提供一種基於柵壓自舉電路和分段全電容陣列的ADC晶片電路，該晶片電路控制精準、功耗低。

為了達到上述技術效果，本發明的技術方案如下：

一種基於柵壓自舉電路和分段全電容陣列的ADC晶片電路，包括包括順次連接的CLK信號產生電路、開關電路、DAC電容陣列、比較器、SAR邏輯電路和轉換信號輸出電路單元；所述SAR邏輯電路和DAC電容陣列還通過晶片內部總線相互連接，所述CLK信號產生電路與轉換信號輸出電路還採用晶片內部總線相互連接。

進一步地，所述CLK信號產生電路產生晶片內部轉換工作所需要的時鐘信號，具有將正弦波、方波及其它時鐘信號波形轉換成晶片所需的佔空比為確定值的方波信號輸入到開關電路中。

進一步地，所述DAC電容陣列存儲所採樣的信號並且在SAR邏輯電路的控制下進行電荷的釋放生成滿足比較器處理的電平信號。

進一步地，所述比較器對DAC電容陣列裡存儲的電平信號進行比較，得到零電平信號或VDD電源電平信號。

進一步地，所述SAR邏輯電路通過比較器輸出的電平控制信號來決定對DAC電容陣列裡的一個電容進行放電，實現DAC電容陣列輸出電平的精確控制。

進一步地，CLK高電平信號到來，晶片開始工作時，開關電路首先啟動，輸入信號通過開關電路採樣，存儲在DAC電容陣列裡；

CLK高電平信號結束，低電平信號到來，開關電路關閉，比較器模塊啟動，開始進行比較工作，將DAC存儲的電平信號進行比較並對比較結果進行輸出。

進一步地，所述信號輸出電路由正沿觸發器構成，將比較器的比較的結果由串行輸出轉變為並行輸出。

與現有技術相比，本發明技術方案的有益效果是：

本發明通過CLK信號產生電路產生晶片內部轉換工作所需要的時鐘信號，開關電路對外界的信號進行採樣，連接外部信號與DAC電容陣列，將信號採樣到DAC中存儲，DAC電容陣列存儲所採樣的信號與在SAR邏輯電路的控制下進行電荷的釋放，達到需要的電平信號，DAC存儲的電荷信號將作為比較器的輸入信號，比較器對DAC電容陣列裡存儲的查分電平信號進行比較，得到零電平信號或VDD電源電平信號，比較得出的信號除了輸出到晶片外部之外還將作為晶片內部時鐘信號產生的信號源，SAR邏輯電路通過比較器輸出的電平控制信號來決定對DAC電容陣列裡的某一個電容進行放電，實現DAC電容陣列輸出電平的精確控制，轉換信號輸出電路將串行輸出的比較結果並行輸出到晶片外部，整個電路控制精準、功耗低。

附圖說明

圖1是本發明ADC晶片的結構示意圖；

圖2是本發明DAC電容陣列圖；

圖3是本發明信號流圖；

圖4是本發明輸出電路結構；

圖5是本發明開關電路單元圖；

圖6是CMOS開關電路圖；

圖7是本發明柵壓自舉開關原理圖；

圖8是二進位算法可能產生的參考電平。

具體實施方式

附圖僅用於示例性說明，不能理解為對本專利的限制；

為了更好說明本實施例，附圖某些部件會有省略、放大或縮小，並不代表實際產品的尺寸；

對於本領域技術人員來說，附圖中某些公知結構及其說明可能省略是可以理解的。

下面結合附圖和實施例對本發明的技術方案做進一步的說明。

實施例1

如圖1所示，一種基於柵壓自舉電路和分段全電容陣列的ADC晶片電路，包括包括順次連接的CLK信號產生電路、開關電路、DAC電容陣列、比較器、SAR邏輯電路和轉換信號輸出電路單元；所述SAR邏輯電路和DAC電容陣列還通過晶片內部總線相互連接，所述CLK信號產生電路與轉換信號輸出電路還採用晶片內部總線相互連接。

CLK信號產生電路產生晶片內部轉換工作所需要的時鐘信號，具有將正弦波、方波及其它時鐘信號波形轉換成晶片所需的佔空比為確定值的方波信號輸入到開關電路中。

DAC電容陣列存儲所採樣的信號並且在SAR邏輯電路的控制下進行電荷的釋放生成滿足比較器處理的電平信號，如圖2所示，DAC電容陣列採用分段全電容陣列。在物聯網中存在著大量的節點，通常這些節點的工作量不大，但分布範圍廣。本設計採樣分段全電容陣列，這種結構可以與開關電路直接相連，將採樣的信號直接存儲在電容陣列中，從而省去了採樣保持電路的設計，降低了系統設計的複雜度，同時降低了晶片功耗。全電容陣列ADC採用電荷重分配技術實現二進位搜索算法。電容陣列DAC由於沒有靜態功耗，並且電容比電阻有更好的相對精度，所以這種結構ADC更容易實現高精度、低功耗。圖2結構中，電容Cpm,Cpl分別是高位電容陣列和低位電容陣列上極板的寄生電容，高位和低位電容陣列均由二進位加權電容陣列組成，該電容陣列用於10位精度的模數轉換。考慮Cpm,Cpl寄生電容影響時，該電容陣列的第i位電容在整個電容陣列中所佔的權重為：

其中：C為單位電容

由寄生電容引入誤差的電容陣列DAC的靜態特性參數為：

根據上文兩式計算仿真得出，選擇合適尺寸的單位電容，可將INL與DNL控制在0.5LSB內。採樣電容根據時間，噪聲和匹配要求選擇，寄生電容對INL和DNL的作用影響著電容類型的選擇。MOM電容上極板級板寄生電容比MIM電容大，所以本設計選用MIM電容。

比較器對DAC電容陣列裡存儲的電平信號進行比較，得到零電平信號或VDD電源電平信號。

SAR邏輯電路通過比較器輸出的電平控制信號來決定對DAC電容陣列裡的一個電容進行放電，實現DAC電容陣列輸出電平的精確控制。

如圖3所示，CLK高電平信號到來，晶片開始工作時，開關電路首先啟動，輸入信號通過開關電路採樣，存儲在DAC電容陣列裡；

CLK高電平信號結束，低電平信號到來，開關電路關閉，比較器模塊啟動，開始進行比較工作，將DAC存儲的電平信號進行比較並對比較結果進行輸出；

比較器對輸入的差分信號V1，V2進行比較，若V1>V2，則V2端的電容減小Vref/2i,i為第i次比較。若V2>V1，則V1端的電容減小Vref/2i,i為第i次比較。以此遞進，直到比較完所有的位數。

如圖4所示，信號輸出電路由正沿觸發器構成，將比較器的比較的結果由串行輸出轉變為並行輸出。信號輸出電路由正沿觸發器構造而成，可將比較器的比較的結果由串行輸出轉變為並行輸出。

如圖5所示，開關電路採用典型柵壓自舉電路，ADC晶片採樣時採樣開關的導通電阻通常會隨著電壓變化而變化，因此採樣得到的輸出電壓值不僅包含輸入信號的頻率成分，還包括眾多的諧波分量，從而嚴重影響採樣保持電路的動態特性。一般設計中會採用CMOS開關(圖6所示)，這一類開關由兩個MOS管組成，結構非常簡單。但CMOS開關只能用於低速，低精度的晶片設計，在中高速與中高精度的設計中，CMOS開關的線性度依然不能滿足系統對採樣開關線性度的要求。因此，本設計採用具有更高線性度的柵壓自舉開關電路。圖7展示了柵壓自舉開關的原理，保持時自舉電容被充電到Vdd，採樣時自舉電容被連接到Vin和採樣管柵極之間。這樣採樣管的Vgs便保持為Vdd，雖然襯底偏置效應依然會使開關的導通電阻發生變化，但這一變化引入的影響非常的小，所以開關的導通電阻在輸入電壓的整個範圍內變化不大，從而大大提高了採樣開關的線性度。

圖8為二進位搜索算法實現4位電容DAC電荷重分配可能產生的參考電平。從高到低的轉換輸出碼字分別為：Bn-1，Bn-2，……，B0，則輸入信號Vin可以表示為：

ADC在數據轉換階段，算法首先確定最高位的數字輸出碼，如果輸入到比較器的最高位電平大於0.5Vref，則比較器輸出結果為1，最高位電容接地，釋放電荷，DAC電容陣列總電荷降低到原總電荷量的一半。確定最高位之後，緊接著確定次高位，以此類推，最終得到所有的數字碼。

相同或相似的標號對應相同或相似的部件；

附圖中描述位置關係的用於僅用於示例性說明，不能理解為對本專利的限制；

顯然，本發明的上述實施例僅僅是為清楚地說明本發明所作的舉例，而並非是對本發明的實施方式的限定。對於所屬領域的普通技術人員來說，在上述說明的基礎上還可以做出其它不同形式的變化或變動。這裡無需也無法對所有的實施方式予以窮舉。凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明權利要求的保護範圍之內。