具有測試功能的半導體集成電路及製造方法
2023-12-12 11:03:12 2
專利名稱：具有測試功能的半導體集成電路及製造方法
技術領域：
本發明涉及一種可適用於將RAM(隨機存取存儲器)的測試電路和邏輯電路的測試電路安裝在一個包括該RAM和邏輯電路的半導體集成電路(邏輯集成電路)中的技術，而且還涉及一種用於與測試電路對RAM進行測試相併行地獲得援救(relief)信息的技術。本發明是一種能有效地適用於例如包括RAM和CPU(中央處理單元)的諸如系統LSI(大規模集成電路)之類的邏輯LSI的技術。
背景技術：
一般地，在對其安裝了RAM和CPU等的稱為系統LSI的邏輯LSI中，作為一種測試簡化設計方法，廣泛地利用了掃描路徑系統。在這種系統中，通過將設置在內部邏輯電路中的觸發器電路串聯連接，構成移位寄存器，將測試數據輸入到這個移位寄存器，並且通過操作內部邏輯電路，將邏輯狀態提取到晶片的外部，以利用移位寄存器作檢查。而且，為了檢測內置RAM的失效位的存在或不存在，還提出了用於進行RAM的測試的技術(例如，專利文獻1)。在這種技術中，在邏輯部分與RAM之間的接口處配置一個能構成移位寄存器的鎖存器電路，並且還設置一個BIST(內置自測試)電路，它包括一個用於產生RAM的測試圖形的電路和一個用於把讀出數據與預期值進行比較的電路。
日本未審專利公開No.Hei 8(1996)-262116發明內容在用於內置RAM的現有測試電路中，不可能找到這樣的測試電路，即它能產生援救信息，並且然後將同一信息輸出到晶片的外部，而且另外與各種RAM的同時測試相併行，同時援救晶片之內的RAM。
因此，本發明的一個目的是提供一種邏輯集成電路，它能與內置RAM的測試相併行地產生用於失效位的援救的信息，並且將同一信息輸出到晶片的外部，或同時援救晶片之內的RAM。
本發明的另一個目的是提供一種邏輯集成電路，它安裝一個測試電路，能產生用於援救內置RAM的失效位的信息，同時控制電路規模的增加。
本發明的上述和其他目的及新穎特徵將從本說明書及其附圖的描述中變得顯而易見。
下面將簡短概述在本申請公開的發明中的代表性發明。
根據本發明的一個方面，一種邏輯集成電路包括具有預定邏輯功能的邏輯電路、啟動數據寫和讀操作的存儲器電路(內置RAM)、用於測試存儲器電路中是否包括失效位的測試電路、能使邏輯電路與存儲器電路之間的信號鎖存並且由能夠構成移位寄存器的多個觸發器電路所形成的邊界鎖存器電路、和失效援救信息產生電路，其中在執行測試期間，測試電路對邊界鎖存器電路收集測試結果，並且根據測試結果，失效援救信息產生電路產生失效援救信息，以援救存儲器電路的失效。
這裡，優選地，存儲器電路設置有備用存儲器組(存儲器列或存儲器行)和失效援救電路，以將主存儲器組替換成備用存儲器組，使得通過將失效援救信息產生電路所產生的信息供給到失效援救電路，來實現存儲器組的替換。
根據上述方式，與內置存儲器電路的測試相併行地產生用於援救失效位的信息，並且能將這個信息輸出到晶片的外部，或也能在晶片之內援救存儲器電路。因此，通過縮短測試周期能降低製造成本。另外，因為邊界鎖存器電路存儲測試電路的測試結果，並且根據存儲的測試結果，失效援救信息產生電路產生失效援救信息，以援救存儲器電路的失效，所以能產生用於援救存儲器電路的失效位的失效的信息，同時抑制電路規模的增加。此外，本發明能將不同讀出位數的多個讀/寫存儲器電路應用於一個邏輯集成電路，並且能在多個存儲器電路中並行地產生失效援救信息。
而且，優選地，多個存儲器電路的各自邊界鎖存器電路能夠構成一個移位掃描路徑。因此，由於測試電路的測試結果能僅通過一個掃描路徑集中在一點，所以能使設置有許多內置存儲器電路的邏輯集成電路減小信號線數。結果，能減小布線所需要的空間，並且由此還能減小晶片尺寸。
更優選地，失效援救電路設置有多個選擇器，它們設置在內置存儲器電路的存儲器陣列與數據輸入/輸出端子之間，並且選擇地連接相鄰存儲器列的一條數據線。這裡，選擇器控制為跳過包括失效的存儲器列來選擇數據線。因此，能實現測試電路，其中能通過更簡單的邏輯電路來產生失效援救信息，並且還能產生存儲器電路的失效援救信息，同時抑制電路規模的增加。
根據本發明的另一個方面，一種半導體集成電路包括邏輯電路、用於邏輯電路的第一掃描路徑和用於存儲器電路的第二掃描路徑，其中共同使用第一掃描路徑上用於存儲邏輯電路的測試結果的觸發器和第二掃描路徑上用於存儲存儲器電路的測試結果的觸發器。
上述方式通過減小用於對邏輯電路和存儲器電路進行測試的電路的規模，能實現晶片尺寸的減小。
將對本申請公開的發明中的代表性發明的優點作簡短描述。
根據本發明，能實現一種安裝測試電路的邏輯集成電路，其中能與內置RAM的測試相併行地產生用於援救失效位的信息，這個信息能輸出到晶片的外部，或也能在晶片之內援救RAM，並且能產生用於援救內置RAM的失效位的信息，同時能抑制電路規模的增加。
圖1是說明本發明的用於對內置RAM進行測試的測試電路(所謂的BIST電路)的示意結構的方塊圖。
圖2是說明圖1的測試電路(BIST電路)中的橋接電路的更詳細結構的方塊圖。
圖3是說明BISR電路150中的多失效電路(multi-fail circuit)152和時序編碼器(sequential encoder)153的更詳細結構的方塊圖。
圖4是說明圖3的BISR電路中的援救信息產生操作的定時的定時圖。
圖5是說明RAM中設置的援救電路的示意結構的方塊圖。
圖6是說明IO列結構的RAM中設置的援救電路的示意結構的方塊圖。
圖7是說明BISR電路150的列地址確定電路151的實施結構的一例的方塊圖。
圖8是說明作為邏輯集成電路示例的系統LSI的結構示例的方塊圖，它適當地包括本發明的實施例的BIST電路。
圖9是說明在邏輯電路的測試期間掃描輸入和掃描輸出定時，以及說明在每個模式下觸發器FF4、選擇器SEL4和SEL22的輸出的內容的定時圖。
圖10是說明使用圖2所示TAP的接口電路的實施例的方塊圖。
圖11是說明在本發明的同時包括RAM和邏輯電路的半導體集成電路的測試過程中，測試器與晶片上的晶片之間的連接狀態的說明圖。
圖12是說明本發明的同時包括RAM和邏輯電路的半導體集成電路的測試過程和組裝過程的順序的流程圖。
具體實施例方式
參照附圖，將描述本發明的一個優選實施例。
圖1說明本發明中用於測試內置RAM的測試電路(所謂BIST電路)的示意圖。應用了本發明實施例的測試電路的LSI是一個邏輯LSI，其中在一個半導體晶片上方形成多個RAM、一個CPU和一個邏輯電路，例如CPU的外圍電路。在圖1中，標號101至103指示設置在LSI之內的RAM。對於RAM 101至103，IO位數也就是要同時輸入或輸出的數據的位數，可以相同或可以不同。
標號110指示一個BIST控制電路，用於控制測試電路的整個部分；標號120指示一個圖形產生電路，用於產生對內置RAM 101進行測試的地址和數據；標號131至133指示邊界鎖存器電路，它們設置在未示出的邏輯電路與RAM 101至103的接口處，並且由能夠形成移位寄存器的多個觸發器電路形成。而且，標號140指示一個比較電路，其用於把從RAM 101讀出的數據與圖形產生電路120所產生的預期值進行比較；標號150指示一個內置自修復電路(BISR電路)，其用於根據比較電路140的比較結果和來自BIST控制電路的信號，產生失效列地址和援救信息。
在本實施例中，雖然未作特別限制，但是與RAM 101至103相應的邊界鎖存器131至133與用於存儲器測試的掃描路徑SP1，SP2連接，並且構成為使各邊界鎖存器中存儲的數據移位，經由掃描路徑SP1至SP3將同一數據發送到TAP(測試存取埠)，而且然後把數據輸出到晶片的外部。
本實施例的應用帶來這樣的優點，即一個掃描路徑能沿晶片的邊緣部分配置，並且能使掃描路徑的布局設計容易。而且，多個RAM的邊界鎖存器的連接還能提供這樣的優點，即，即使在LSI中，在晶片上方不設置TAP，也能將用於輸出測試結果的外部端子減小到僅一個端子。
圖形產生電路120可以與各自RAM 101至103相應地設置，或可以設置為用於多個RAM的共用電路。如稍後將描述的那樣，BIST控制電路110在狹義上設置為所有BIST電路的共用電路。在本實施例中，組合邊界鎖存器131、比較電路140和BISR電路150的電路稱為橋接電路。而且，組合圖形產生電路120和橋接電路的電路稱為狹義的BIST電路，以及組合狹義的BIST電路和BIST控制電路110的電路稱為廣義的BIST電路。
圖2說明橋接電路的更詳細結構。因為即使當相應RAM不同時，橋接電路的結構也基本相同，所以以下將僅說明與RAM 101相應的橋接電路。
如圖2所示，邊界鎖存器131包括觸發器FF1，FF2，FF3，...，它們能夠形成一個移位寄存器；選擇器SLE1，SEL2，SEL3，...，用於選擇來自邏輯電路LC1...的信號或由圖形產生電路120產生的測試圖形信號中的任何一個，並且用於將所選擇的信號發送到RAM101或發送到能夠形成移位寄存器的觸發器FF1，FF2，FF3，...；選擇器SEL11，SEL12，SEL13，...，用於選擇掃描路徑等用於自循環，以將FF1，FF2，FF3，...的輸出返回到自己的輸入或返回到移位寄存器；和選擇器SEL21，SEL22，...等。
選擇器SEL21，SEL22，...僅設置在與數據信號Dout相應的點。而且，為了便於說明，難以說明圖2中的所有信號線和電路，所以在圖2中示出了作為輸入到RAM 101的控制信號的代表的晶片啟動信號CE、僅一個地址信號AD和僅兩個數據信號，而其他信號未示出。在RAM 101的存儲容量是2n字，並且IO位數是32位的情況下，設置n個地址信號和32個數據信號，並且與信號數相應的數目一樣多地，分別設置觸發器FF2，FF3，FF4，...，選擇器SEL12，SEL13，SEL14，...和SEL21，SEL22，...。
選擇器SEL21，SEL22，...控制為在邏輯測試期間選擇FF3，FF4，...的輸出，以存儲測試圖形或測試結果，並且考慮到向比較電路140和邏輯電路LC2側提供輸出，還在RAM測試和用戶操作期間選擇RAM 101的輸出。因此，在邏輯測試和RAM測試期間能共同使用觸發器FF4。
而且，用來自模式控制電路160的選擇控制信號selmi來控制選擇器SEL1，SEL2，SEL3，SEL4，同時用選擇控制信號selmo來控制選擇器SEL21，SEL22。通過設置一個寄存器，以設定一個代碼來指示RAM測試模式，或邏輯測試模式，或通常操作模式，並且還設置一個解碼器，模式控制電路160能構成為產生選擇控制信號selmi，selmo。
作為邏輯電路的示例，圖2說明了一個用於產生RAM 101的寫數據的邏輯電路LC1，和一個用於處理來自RAM 101的讀數據的邏輯電路LC2。邏輯電路LC1，LC2分別設置有組合邏輯電路LA1，LA2，LA3和LA4；觸發器FF21，FF22，FF23和FF24，它們設置在各組合邏輯電路LA1，LA2，LA3和LA4之間，並且在測試期間形成一個移位寄存器；和用於切換信號路徑的選擇器SEL31，SEL32，SEL33和SEL34。在測試期間通過切換選擇器SEL31，SEL32，SEL33和SEL34，能形成測試圖形的掃描輸入路徑和測試結果的掃描輸出路徑。
在圖2中，根據說明內容和畫圖尺寸的方便性，這樣說明路徑，以便經由邏輯的掃描路徑LSP2將從邏輯電路LC1發送的信號供給到選擇器SEL14。然而，還可以構成這樣的電路，即其中將經由LSP2傳送的信號供給到選擇器SEL13，而且然後用FF3鎖存。因此，觸發器FF3和FF4可以共同用於邏輯測試和RAM測試兩者。這種情況對於其他觸發器FF1，FF2，...也適用。
圖9說明邏輯測試與存儲器測試之間的關係。也就是，在邏輯測試期間，首先執行從邏輯BIST 170的測試圖形的掃描輸入SIN。在這個定時，選擇控制信號selmi設定為「L」，同時selmo設定為「H」，並且通過邏輯電路LC1之內的掃描路徑LSP1和邏輯電路與邊界鎖存器之間的掃描路徑LSP2，由觸發器FF21，FF22和FF4讀取測試數據。將這個測試數據輸入到組合電路LA2，LA3。
其次，執行數據捕捉。在這個定時，圖2中的掃描啟動信號SE變為「0」，並且將選擇器SEL4所選擇的信號(LA2的輸出V1)輸入到觸發器FF4。而且，將選擇器SEL22所選擇的觸發器FF4的結果(V2)輸入到觸發器FF23，並且將選擇器SEL34所選擇的信號(LA3的輸出V3)輸入到觸發器FF24。
在掃描輸出定時，通過路徑與邏輯電路LC2之間的掃描路徑LSP4，和邊界鎖存器之內的邏輯LC2中的掃描路徑LSP2，將各觸發器FF4，FF23和FF24的結果以SOUT輸出。
在RAM測試期間，將選擇控制信號selmi設定為「H」，並且selmo設定為「L」。選擇器SEL4控制為選擇來自圖形產生器120的信號，同時選擇器SEL22控制為選擇RAM 101的輸出。因此，RAM測試的測試結果存儲到觸發器FF4。在與測試操作不同的通常操作期間，選擇控制信號selmi和selmo兩者都設定為「L」。在這個定時，選擇器SEL4控制到選擇邏輯電路LC1的輸出的一側，同時選擇器SEL22的輸出變為RAM的輸出。
BISR電路150包括一個列地址確定電路151，用於根據比較電路140的比較結果，確定與失效位相應的列地址；一個多失效電路152，用於根據從邊界鎖存器131掃描出的RAM的讀出數據，和從BIST控制電路110的信號，確定是否包括多個失效；一個時序編碼器153，用於根據從BIST控制電路110的信號，產生編碼援救信息；和一個移位數據控制電路154，用於根據BIST控制電路110中設置的計數器的值，對多失效電路152和時序編碼器153產生啟動信號。
當在RAM中設置一個冗餘電路，以將包括失效位的存儲器列替換為備用存儲器列時，將時序編碼器153所產生的援救信息發送到這樣的冗餘電路，或當沒有設置這樣的冗餘電路時，一次發送到一個稱為TAP(測試存取埠)的接口電路180，並且其後經由TAP輸出到晶片的外部。TAP是接口電路，由用稱為JTAG(聯合測試行動組)的組織確定的邊界掃描測試的規範來指定。後面將參照圖10詳細說明TAP。
比較電路140包括異或門(exclusive OR gate)G1，G2，...，作為比較器，用於輸入經由選擇器SEL21，SEL22，...供給的RAM的讀出數據，和從圖形產生電路120供給的預期值數據；一個OR門G20，用於輸出從異或門G1，G2，...的輸出所得到的邏輯和；一個選擇器SEL20，用於選擇OR門G20的輸出或觸發器FF4的輸出；一個觸發器FF20，用於鎖存用選擇器SEL20所選擇的信號；一個OR門G21，用於得到FF20和OR門G20的輸出的邏輯和，並且然後把這個邏輯和供給到選擇器SEL20；以及OR門G31，G32，...等，用於得到異或門G1，G2，...的輸出和觸發器FF3，FF4，...的輸出的邏輯和，並且然後經由選擇器SEL3，SEL4，...，將這個邏輯和返回給FF3，FF4，...。
圖3說明除BISR電路150的列地址確定電路151外，多失效電路152和時序編碼器153的更詳細結構。在本實施例中，說明與RAM相應的BISR電路150的結構，其中IO位由32位形成。移位數據控制電路154由一個解碼器形成，對其輸入BIST控制電路110中的計數器111的一個值「sd_valid」。當計數器值是用於多失效電路152的32位時，這個移位數據控制電路154斷定位計數啟動信號「bitcount_en」，並且當計數器值超過32位時，否定位計數啟動信號「bitcount_en」。
計數器值「sd_valid」還供給到與其他RAM相應的BISR電路150。在這樣的RAM的IO位數例如是16位的情況下，在計數器值「sd_valid」達到16位的最大值之前，相應BISR電路150中的移位數據控制電路154構成為斷定位計數啟動信號「bitcount_en」為高電平，並且當計數器值超過16位時，否定位計數啟動信號「bitcount_en」為低電平。
多失效電路152包括AND門G41，G42，用於僅在來自移位數據控制電路154的位計數啟動信號「bitcount_en」為高電平的周期期間，允許讀取在邊界鎖存器131的觸發器FF3，FF4，...中存儲的確定結果；OR門G43，G44，用於得到門G41，G42的輸出信號和反饋信號的邏輯和；選擇器SLE41，SEL42，用於選擇門G43，G44的輸出信號或反饋信號；觸發器FF41，FF42，用於鎖存由選擇器SEL41，SEL42選擇的信號；和AND門G45，用於得到觸發器FF41，FF42的輸出信號的邏輯積。這個多失效電路152輸出觸發器FF41的狀態作為失效信號「rei」，指示失效位的存在或不存在，並且還輸出AND門G45的輸出作為多失效信號「multi_fail」，指示多個失效位的存在或不存在。
時序編碼器153包括一個OR門G55，用於得到來自移位數據控制電路154的位計數啟動信號「bitcount_en」的反信號和反饋信號的邏輯和；一個選擇器SEL55，用於選擇門G55的輸出信號或反饋信號；一個觸發器FF55，用於鎖存用選擇器SEL55選擇的信號；一個具有增量功能的加法器ADD；選擇器SEL50至SEL54，用於選擇加法器ADD的輸出信號或反饋信號；觸發器FF50至FF54，用於鎖存由選擇器SEL50至SEL54選擇的信號；和AND門G50至G54等，用於得到FF50至FF54的輸出信號的反信號和來自移位數據控制電路154的位計數啟動信號「bitcount_en」的邏輯積，以便作為整體執行計數器電路的操作。這個時序編碼器153控制為作為整體像一個計數器電路那樣操作，並且因此用AND門G50至G54使計數器值反相，且將反信號作為援救信息(與指示失效位的位置的信息相應)「rai
」至「rai[4]」輸出。
這裡，將參照圖4的定時圖，說明圖3的BISR電路中的援救信息產生操作。
當RAM的測試開始時，首先用BIST控制電路110使BIST電路初始化(圖4中的周期T1)，例如邊界鎖存器131中的觸發器、多失效電路152和時序編碼器153的復位等。其後，驅動圖形產生電路120，以用產生的圖形數據進行RAM 101至103的測試(圖4中的周期T2)。在RAM的這個測試中，根據圖形產生電路120產生的圖形數據，將數據寫入RAM 101至103，並且然後在數據的讀操作期間進行與預期值的比較。其後，把比較結果然後存儲在邊界鎖存器131中的觸發器FF3，FF4，...中。
在圖4中，在讀部分僅將DOUT[2]描述為RAM的輸出，但是對於來自其他DOUT端子的輸出也適用。當RAM的讀操作開始時，RAM的CE信號變為「1」，並且地址信號AD變為0，1，2，...。當RAM的輸出DOUT[2]以0，0，1，...輸出時，與來自圖2的圖形產生器的預期信號cd的比較結果變為比較電路140中的電路G2的輸出。當地址信號AD是地址1時，因為RAM的輸出DOUT[2]是「0」，並且預期值信號cd是「1」，所以作為比較結果的失效結果，電路G2的輸出變為「1」。將電路G2的輸出和邊界鎖存器131的結果的邏輯和經由OR電路G32反饋給邊界鎖存器131，以便更新邊界鎖存器的結果(圖2的FF3，圖4的data1ff[2])。因此，當地址信號AD是「2」時，輸出結果與預期值結果相同。然而，因為邊界鎖存器的結果已經是「1」，所以其後邊界鎖存器的結果保持為「1」。
接著，當圖形產生電路120的操作停止時，從BIST控制電路110發出測試結束信號(圖4中的定時t3)。接著，當設定測試結果收集模式時(定時t4)，當數據移位執行信號有效時(定時t5)，設定邊界鎖存器131至133之內的選擇器SEL13，SEL14，...，以將觸發器FF3，FF4，...操作為移位寄存器。驅動BIST控制電路110中的計數器，並且由此更新計數器值「sd_valid」。而且，通過掃描路徑使邊界鎖存器131至133之內的觸發器FF3，FF4，...中存儲的測試結果移位(圖4中的周期T3)。
在這個周期期間，位計數啟動信號「bitcount_en」斷定為BISR電路之內的有效電平，並且由此激活多失效電路152和時序編碼器153。在多失效電路152中，當作為從邊界鎖存器131至133中的觸發器FF3，FF4，...發送的比較結果，輸入指示讀出數據與預期數據之間失配的「1」時，輸出「rei」變為高電平(定時t6和t7)。同時，時序編碼器153與觸發器FF3，FF4，...的移位操作相同步地進行計數操作，並且當輸出「rei」變為高電平時(定時t6，t7)，停止加法計數操作。
圖4說明其中在RAM 101的IO位數是「16」，以及RAM 102的IO位數是「32」的條件下，從最低有效位的第3位與RAM 101中的預期值失配的定時，以及從最高有效位的第3位和從最低有效位的第3位與預期值失配的定時。在RAM 101側的BISR電路中，在檢測到從最低有效位的第3位數據的失配並且輸出「rei」變為高電平的定時，時序編碼器153的計數值為「1101」，並且用AND門G50至G54將這個值轉換成補碼，並且然後以「rai
」至「rai[3]」＝「0010」輸出。
另一方面，在RAM 102側的BISR電路中，在檢測到從最高有效位的第3位的數據的失配並且「rei」變為高電平時的定時t6，時序編碼器153的計數值為「00010」，並且用AND門G50至G54將這個計數值轉換成補碼，並且然後以「rai
」至「rai[4]」＝「11101」輸出。而且，在圖4的情況下，因為在RAM 102側的BISR電路中檢測到兩個位誤碼，所以在檢測到第2位誤碼時的定時t8，從多失效電路152的信號「multi_fail」變為高電平，指示存在兩個或多個位誤碼。
如上所述，通過同時對不同存儲容量的多個存儲器，例如RAM101和RAM 102進行測試，並且通過產生援救信息，能節省測試時間，並且由此還能減小製造成本。
作為例子說明其中如稍後將說明的那樣準備僅一個備用存儲器的存儲器。然而，即使當準備多個備用存儲器時，或即使當僅對於像雙重埠那樣的一個埠設置存儲器的兩倍輸出位時，也可以通過將多失效電路152的結構從本實施例的結構變更成適當結構，輸出援救信息。
圖5說明對RAM設置的援救電路的示意結構。在圖5所示的援救電路的示意結構中，對於32個存儲器列C
至C[31]準備一個備用存儲器列RMC。SLT0至SLT31是選擇器，用於將相鄰兩個存儲器列的讀出數據中的任何一個輸出到相應數據輸入/輸出端子IO0至IO31，並且通過用於對從時序編碼器153輸出的援救信息塊「rai
」至「rai[4]」進行解碼的解碼器DEC的輸出，使這些選擇器SLT0至SLT31控制為通過跳過包括失效位的存儲器列來輸出讀出數據。
更具體地，例如當假定第3存儲器列C[2]中包括失效位時，控制選擇器SLT0至SLT31，以便通過選擇器SLT0至SLT3，將備用存儲器列RMC和存儲器列C
至C[1]的數據輸出到數據輸入/輸出端子IO0至IO2，並且通過選擇器SLT4至SLT31，將存儲器列C[3]至C[31]的數據輸出到數據輸入/輸出端子IO3至IO31。雖然圖中未作說明，但還設置有一個選擇器。以與將數據寫入各存儲器列C
至C[31]的相同方式，控制這個選擇器，以通過跳過包括失效位的存儲器列，供給輸入到數據輸入/輸出端子IO3至IO31的數據。
圖7說明BISR電路150中的列地址確定電路151的一個具體結構例子。當RAM形成為IO列時，列地址確定電路151確定在一個IO列中包括失效位的存儲器列。在本實施例中，在列地址確定電路151的結構中一個IO列由兩個存儲器列形成。
如圖7所示，本實施例的列地址確定電路151包括一組選擇器SEL61，SEL62；一組觸發器FF61，FF62；一個異或門G61，用於得到FF61的輸出和FF62的輸出的互斥局部和；一個NOR門G62，用於通過得到門G61的輸出和多失效電路152的輸出「multi_fail」的邏輯和，產生指示需要/不需要援救的信號「rei」；和一個編碼器ENC，用於通過對FF61的輸出和FF62的輸出進行編碼，產生援救地址的最高有效位「rai[max]」。
選擇器SEL61，SEL62分別輸入來自圖形產生電路110的列地址的最高有效位「adrff[colmax]」，和觸發器FF20的輸出「rf」，用於保持比較電路140的比較結果。當「adrff[colmax]」是「0」並且「rf」是「1」時，對觸發器FF61設定「1」，並且將輸出「raicol0ff」設定為「1」，以及當「adrff[colmax]」是「1」並且「rf」是「1」時，對觸發器FF62設定「1」，並且將輸出「raicol1ff」設定為「1」。
當信號「raicol0ff」為「0」時，這個信號指示其中「adrff[colmax]」為0的列中無失效，並且當這個信號為「1」時，指示在這個列中存在失效。當這個信號為「0」時，信號「raicollff」指示其中「adrff[colmax]」為「1」的列中無失效，並且當這個信號為「1」時，指示在這個列中存在失效。
當異或門G61的輸出「col_jud」為「0」時，這個輸出指示列的援救是必要的，並且當這個輸出為「1」時，指示列的援救是不必要的。另一方面，編碼器ENC的輸出「rai[max]」指示是否應該保存IO的任一列，並且因此當這個輸出為「0」時，指示其中列地址的最高有效位為「0」的列的援救是必要的，以及當這個輸出為「1」時，指示其中列的最高有效位為「1」的列的援救是不必要的。
圖6說明在IO列結構的RAM中設置的援救電路的示意結構。在圖6的示意結構中，說明援救電路的示例。也就是，16個IO列IOC
至IOC[15]分別由兩個存儲器列形成，並且對16個IO列IOC
至IOC[15]，準備一個備用存儲器列RMC。在圖6中，在各存儲器列的上部指示的「0」和「1」是列地址的最高有效位「adrff[colmax]」。
而且，設置選擇器SLT0至SLT15，以將相鄰兩個IO列的讀出數據的任何一個輸出到相應數據輸入/輸出端子IO0至IO15，並且控制這些選擇器SLT0至SLT15，以利用從時序編碼器153輸出的援救信息「rai
」至「rai[3]」，和對來自列地址確定電路151的編碼器ENC的輸出「rai[max]」(本實施例中的「rai[4]」)進行解碼的解碼器DEC的輸出，通過跳過包括失效位的存儲器列，輸出讀出數據。
在本發明的上述實施例中，邏輯集成電路包括一個具有預定邏輯功能的邏輯電路、一個能讀或寫數據的存儲器電路(內置RAM 101等)和用於測試存儲器電路中是否包括失效位的測試電路(110，120)，並且在邏輯電路與存儲器電路之間，還設置一個由多個觸發器電路構成的邊界鎖存器電路(131等)，它能夠鎖存信號並且形成移位寄存器。而且，因為這個邏輯集成電路還設置有一個失效援救信息產生電路(150)，以在使用測試電路執行測試期間，將測試結果存儲到邊界鎖存器電路中，並且根據存儲的測試結果，產生用於對存儲器電路的失效進行援救的失效援救信息，所以產生用於援救失效位的信息，然後輸出到晶片的外部，或還能與內置存儲器電路的測試相併行，在晶片之內使存儲器電路得到援救。另外，因為測試電路的測試結果存儲到邊界鎖存器電路，並且根據存儲的測試結果，失效援救信息產生電路產生失效援救信息，以援救存儲器電路的失效，所以能產生用於對存儲器電路的失效位進行援救的信息，同時抑制電路規模的增加。
而且，因為存儲器電路設置有一個備用存儲器組和一個失效援救電路，以利用備用存儲器組替換內部主存儲器組，並且將失效援救信息產生電路所產生的信息供給失效援救電路，以替換存儲器組，所以能與內置存儲器電路的測試相併行地執行失效位的援救。
接下來，將說明系統LSI的結構的示例，作為包括上述實施例的內置BIST電路的良好應用的邏輯集成電路示例。在圖8中，以方塊100說明包括圖1和圖2所示的BIST控制電路110、測試圖形產生電路120和橋接電路的電路。
本實施例中的系統LSI 200例如安裝在一個可攜式電子設備中，以執行動態圖像等的總控制操作和數據處理。本實施例的系統LSI設置有一個用於執行程序的處理器210、一個存儲器接口220、一個協處理器230和一個視頻縮放器(video scaler)240，該存儲器接口220用於對主存儲器例如外部連接的SDRAM(同步DRAM)等執行數據存取控制，該協處理器230用於執行動態圖像數據的編碼和解碼所需的算術操作處理，該視頻縮放器240用於執行動態圖像的壓縮和展開及其編碼和解碼所需的數據處理等。
而且，系統LSI 200還設置有一個IO單元250，用於與外部連接的輸入/輸出裝置交換數據；一個DMA(直接存儲器存取)控制器260，用於在不使用處理器210的情況下，執行外圍模塊與主存儲器等之間的直接數據傳送；一個定時器電路270，用於向處理器210產生定時器中斷信號，並且記錄當前時間；和一個串行通信接口280，用於對外部裝置執行串行通信。
系統LSI還設置有一個時鐘產生電路290，用於產生LSI 200的內部操作所需的時鐘信號φ0；和RAM 101，RAM 102和RAM 103(未說明)，它們用作處理器210和協處理器230的工作區，並且還用於暫時存儲外部數據和系統LSI 102中產生的數據。
圖10說明使用圖2所示TAP的接口電路180的一個實施例。
TAP是以IEEE1149.1標準指定的用於掃描測試和BIST電路的接口和控制電路。這個TAP設置有一個旁路寄存器181，用於將從輸入埠所發送的測試數據移位到輸出埠；一個數據寄存器182，用於將具體信號傳送到電路；和一個裝置ID寄存器183，用於設定晶片的特定製造識別號。而且，TAP還設置有一個控制器185等，用於總控制指令寄存器184和TAP電路，用於選擇數據寄存器，並且控制內部測試方法。
數據寄存器182是一個可選擇寄存器。而且，作為要對指令寄存器184設定的指令，準備四個基本指令和三個可選擇指令。對於控制器185，從專用的三個外部端子輸入測試模式選擇信號TMS、測試時鐘信號TCK和復位信號TRST，並且根據以上說明的信號，形成用於寄存器181至184和選擇器電路186至188的控制信號。
另外，因為TAP還設置有測試數據TDI的輸入端子和測試結果數據TDO的輸出端子，所以經由選擇器電路186，將輸入的測試數據TDI供給各寄存器181至184或內部掃描路徑Iscan，Bscan。而且，經由選擇器電路187，188，將寄存器181至184的內容和來自內部電路的掃描輸出數據輸出到晶片的外部。此外，根據數據寄存器182和指令寄存器184的內容，形成用於內部BIST電路的信號並且然後供給TAP，而且經由選擇器電路187，188，能將指示從BIST電路輸出的測試結果的信號輸出到晶片的外部。
在圖10中，通過將以鏈狀形成內部邏輯電路的觸發器進行耦合，使內部掃描路徑「Iscan」形成掃描路徑(LSP)，並且通過從外部測試器等給出測試數據，意指用於診斷(diagnosis)的內部邏輯電路和測試路徑。而且，通過將在邏輯電路和RAM的邊界處設置的邊界鎖存器之內設置的觸發器以鏈狀進行耦合，使內部掃描路徑「Bscan」形成掃描路徑(SP)，並且通過從外部測試器等給出測試數據，意指用於RAM的診斷的內部邏輯電路和測試路徑。對於其中通過BIST執行測試並且經由BIST將測試結果輸出到晶片外部的LSI，不需要使用利用掃描路徑「Iscan」和「Bscan」的測試功能。
在包括具有如上作為測試功能的接口所說明的結構的TAP的LSI中，可以實現一種半導體集成電路裝置，它僅需要幾個引腳(4至5個引腳)的測試端子。因此，通過減小LSI的引腳數，能減小晶片尺寸。而且，因為圖10所示結構的TAP經過標準化且不需要其設計的更新，並且還能使用其他LSI的設計，所以也能減小研製所需的周期。
另外，因為測試端子數少，並且RAM的失效援救電路和修復電路為內置，所以使用如圖11說明的測試器300，將探針置於多個晶片CP1，CP2，CP3，CP4，...的電源端子和測試端子，使得測試和援救晶片狀態下晶片之內的RAM，並且還測試邏輯電路。能容易地實行與向多個晶片同時供給電源電壓相併行，執行測試操作，並且還能從多個晶片並行收集測試結果。
而且，因為還內置了自修復電路和援救電路等，用於根據產生RAM的測試圖形的BIST電路110，和通過從測試結果產生失效援救信息而得到的失效援救信息，來援救RAM，所以即使當半導體集成電路包括內置RAM時，也能僅通過邏輯測試器而不使用存儲器測試器來執行測試。
圖12是說明本發明的同時安裝有RAM和邏輯電路的邏輯集成電路的測試過程和組裝過程的流程圖。
如圖12說明，總共進行三次測試，包括在晶片狀態下的兩次和組裝之後的一次。在第一晶片測試的情況下(步S1)，通過操作在本實施例中說明的內置BIST電路，來測試邏輯電路和RAM，並且根據測試結果，援救RAM(步S2)。當對邏輯電路還設置有用於援救的邏輯門等時，也對這個邏輯電路進行援救。其後，進行第二測試(步S3)，並且在從晶片提取各晶片之後，根據測試S3的結果，進行對於優良裝置和不良裝置的選擇(步S4)。在將優良裝置組裝成組件(package)之後(步S5)，進行產品測試(步S6)。使用內置BIST電路也能執行這個產品測試。
當使用雷射熔絲(fuse)等援救RAM時，為了在收集援救信息之後，根據所收集的信息利用斷開熔絲的裝置來斷開熔絲，而將步S1和步S2清楚地分開。同時，當用CMOS熔絲等援救RAM時，通過將援救信息存儲到一個非易失性存儲器等，並且然後根據存儲信息來控制CMOS的開關，能實現援救。因此，能同時實行步S1和步S2，能節省測試時間，不再需要用於斷開熔絲的裝置，能用相同裝置執行步S1和S2，並且還能節省測試所需的成本。
由本發明人提出的本發明已經根據其實施例作了具體描述，但是本發明不限於上述實施例，並且在不脫離本發明的範圍下允許各種改變或變更。例如，在以上實施例中，內置RAM的IO位數設定為32位和16位，但是本發明也能適合IO位數選擇為8位、64位或不是用2的增冪表示的位的情況。而且，本發明能適合使用多個備用存儲器或使用雙重埠RAM的情況。另外，在上述實施例中，TAP電路和RAM及BIST電路一起安裝在同一晶片上。然而，本發明也能適合將TAP電路安裝在另外的晶片或不設置TAP的情況。
而且，在上述實施例中，作為用備用存儲器列替換包括失效的存儲器列的冗餘電路，使用了滑動系統冗餘電路，其中考慮到通過跳過包括失效的存儲器列來選擇存儲器列，在存儲器陣列與數據輸入/輸出端子之間設置一個選擇器，以與相鄰存儲器列的一條數據線選擇連接。然而，本發明也能適合使用這樣的冗餘電路系統的情況，其中包括一個地址設定電路，以使用能用雷射編程的熔絲來存儲失效地址。
在以上描述中，由本發明人提出的本發明適合於同時安裝RAM和邏輯電路例如CPU的系統LSI，作為本發明的背景技術，將其認為是應用領域。然而，本發明也能適合這樣一種LSI，它包括除RAM外的內置讀/寫存儲器電路，例如內置可重寫非易失性存儲器電路。
權利要求
1.一種半導體集成電路，包括具有邏輯功能的邏輯電路；讀/寫存儲器電路；測試電路，用於測試所述存儲器電路中是否包括失效位；邊界鎖存器電路，由多個能夠使所述邏輯電路與所述存儲器電路之間的信號鎖存的觸發器電路形成，並且所述邊界鎖存器電路形成一個移位寄存器；和失效援救信息產生電路，其中在執行測試期間，在所述測試電路從所述邊界鎖存器電路收集測試結果的同時，所述失效援救信息產生電路根據所述測試結果產生失效援救信息，用於援救所述存儲器電路的失效。
2.根據權利要求1的半導體集成電路，其中所述存儲器電路包括主存儲器組、備用存儲器組和失效援救電路，以用所述備用存儲器組替換包括失效的所述主存儲器組的一部分，以及其中通過將所述失效援救信息產生電路所產生的信息供給到所述失效援救電路，來替換包括失效的所述主存儲器組。
3.根據權利要求2的半導體集成電路，其中所述備用存儲器組由在所述存儲器電路之內沿列方向分配的存儲器列形成。
4.根據權利要求1的半導體集成電路，其中所述測試電路設置有測試圖形產生電路，以產生用於對所述存儲器電路進行測試的測試圖形，以及其中利用所述測試圖形產生電路所產生的所述測試圖形，將所述存儲器電路的所述測試結果存儲到所述邊界鎖存器電路中。
5.一種半導體集成電路，包括具有邏輯功能的邏輯電路；多個讀/寫存儲器電路，其中讀出位數不同；測試電路，用於測試所述存儲器電路中是否包括失效位；多個邊界鎖存器電路，由多個觸發器電路形成，能夠使所述邏輯電路與多個存儲器電路之間的信號鎖存，開且還形成一個移位寄存器；和多個失效援救信息產生電路，其中在執行測試期間，在所述測試電路從所述邊界鎖存器電路收集測試結果的同時，多個所述失效援救信息產生電路根據所述測試結果產生失效援救信息，以援救相應所述存儲器電路的失效。
6.根據權利要求5的半導體集成電路，其中多個所述存儲器電路的多個所述邊界鎖存器電路耦合為能夠形成一個移位掃描路徑。
7.根據權利要求5的半導體集成電路，其中多個所述存儲器電路分別包括主存儲器組、備用存儲器組和失效援救電路，以用所述備用存儲器組替換包括失效的所述主存儲器組的一部分，以及其中通過將所述失效援救信息產生電路所產生的信息供給到所述失效援救電路，來替換包括失效的所述主存儲器組。
8.根據權利要求7的半導體集成電路，其中所述備用存儲器組由在所述存儲器電路之內沿列方向分配的存儲器列形成。
9.根據權利要求5的半導體集成電路，其中所述測試電路包括共用測試圖形產生電路，以產生用於對多個所述存儲器電路進行測試的測試圖形，以及其中利用所述測試圖形產生電路所產生的所述測試圖形，將所述存儲器電路的所述測試結果存儲到所述邊界鎖存器電路中。
10.根據權利要求8的半導體集成電路，其中所述失效援救電路設置有多個選擇器，用於選擇性地將所述存儲器電路之內在存儲器陣列與數據輸入/輸出端子之間設置的相鄰存儲器列的數據線中的任何一條，與所述數據輸入/輸出端子之中的相應數據輸入/輸出端子進行連接，並且多個所述選擇器控制為通過跳過包括失效的所述存儲器列來選擇所述數據線。
11.一種半導體集成電路，包括包括邏輯功能的邏輯電路；讀/寫存儲器電路；第一掃描路徑，用於向所述邏輯電路供給測試數據，並且提取測試結果；和第二掃描路徑，用於向所述存儲器電路供給測試數據，並且提取測試結果，其中在所述第一掃描路徑和所述第二掃描路徑的路線中，分別設置有多個觸發器電路，共同使用在所述第一掃描路徑上用於存儲所述邏輯電路的測試結果的觸發器電路和在所述第二掃描路徑上用於存儲所述存儲器電路的測試結果的觸發器電路。
12.根據權利要求11的半導體集成電路，其中在所述第一掃描路徑和所述第二掃描路徑的路線中，分別設置有用於切換信號路徑的選擇器電路，以及其中在與測試操作不同的通常操作期間，所述選擇器電路切換路徑，使得有效信號不經過存儲所述測試結果的觸發器電路。
13.根據權利要求11的半導體集成電路，其中設置有失效援救信息產生電路，使得根據所述存儲器電路的測試結果，產生失效援救信息，以援救所述存儲器電路的失效。
14.根據權利要求13的半導體集成電路，其中執行對所述存儲器電路的測試結果進行收集的操作以及根據所述測試結果來產生失效援救信息的所述失效援救信息產生電路的操作，使得對於某一周期重疊。
15.根據權利要求11的半導體集成電路，其中設置有測試圖形產生電路，用於產生測試圖形，以對所述存儲器電路進行測試。
16.根據權利要求13的半導體集成電路，包括多個存儲器電路；失效援救信息產生電路，分別與多個所述存儲器電路相應設置；和援救電路，用於根據所述失效信息產生電路所產生的失效援救信息，來援救相應存儲器電路之內的失效，其中執行與多個所述存儲器電路中每一個相應的所述失效援救信息產生電路的失效援救信息產生操作，和所述援救電路中的失效援救操作，使得在多個所述存儲器電路中對於某一周期重疊。
17.根據權利要求16的半導體集成電路，其中設置共同測試圖形產生電路，以產生用於對多個所述存儲器電路進行測試的測試圖形。
18.根據權利要求11的半導體集成電路，其中設置邏輯測試電路，用於經由所述第一掃描路徑，將用於測試所述邏輯電路的測試圖形供給所述邏輯電路，並且經由所述第一掃描路徑，收集測試結果。
19.根據權利要求11的半導體集成電路，其中經由所述第一掃描路徑，將從外部輸入的測試圖形供給所述邏輯電路，並且經由所述第一掃描路徑，將測試結果輸出到外部。
20.一種用於製造半導體集成電路的方法，所述半導體集成電路包括具有邏輯功能的邏輯電路；讀/寫存儲器電路；第一掃描路徑，用於向所述邏輯電路供給測試數據，並且提取測試結果；和第二掃描路徑，用於向所述存儲器電路供給測試數據，並且提取測試結果，所述方法包括用於在晶片上形成多個半導體集成電路的第一步驟，其中在所述第一掃描路徑和所述第二掃描路徑的路線中，分別設置多個觸發器電路，並且共同使用所述第一掃描路徑上用於存儲所述邏輯電路的測試結果的觸發器電路和所述第二掃描路徑上用於存儲所述存儲器電路的測試結果的觸發器電路；用於在所述第一步驟之後，對所述半導體集成電路之內的電路進行測試的測試步驟；用於在所述測試步驟之後，根據測試結果選擇所述晶片上的半導體集成電路晶片的第二步驟；以及用於在所述第二步驟之後，將所述選擇的半導體集成電路晶片組裝成組件的第三步驟。
21.根據權利要求20的用於製造半導體集成電路的方法，其中分別使用所述晶片上多個半導體集成電路的所述第一和所述第二掃描路徑，並行執行測試，並且在所述測試步驟中從多個所述半導體集成電路並行收集各自測試結果。
22.一種用於製造半導體集成電路的方法，所述半導體集成電路包括具有邏輯功能的邏輯電路；讀/寫存儲器電路；第一掃描路徑，用於向所述邏輯電路供給測試數據，並且提取測試結果；和第二掃描路徑，用於向所述存儲器電路供給測試數據，並且提取測試結果，所述方法包括用於在晶片上形成多個半導體集成電路的第一步驟，其中在所述第一掃描路徑和所述第二掃描路徑的路線中，分別設置多個觸發器電路，並且共同使用所述第一掃描路徑上用於存儲所述邏輯電路的測試結果的觸發器電路，和所述第二掃描路徑上用於存儲所述存儲器電路的測試結果的觸發器電路；用於在所述第一步驟之後，對所述半導體集成電路之內的電路進行測試的第一測試步驟；用於在所述第一測試步驟之後，根據測試結果在半導體集成電路晶片之內對存儲器電路的失效進行援救的援救步驟；用於在所述援救步驟之後，對所述半導體集成電路之內的電路進行測試的第二測試步驟；用於在所述第二測試步驟之後，根據測試結果選擇所述晶片上的半導體集成電路晶片的選擇步驟；用於在所述選擇步驟之後，組裝所述選擇的半導體集成電路晶片的組裝步驟；以及用於在所述組裝步驟之後，測試組裝產品的第三測試步驟。
23.根據權利要求22的用於製造半導體集成電路的方法，其中所述晶片上的多個所述半導體集成電路分別設置有一個圖形產生電路，其用於產生測試圖形，和一個測試電路，其包括用於把測試結果與預期值進行比較的比較電路，並且在所述第一測試步驟、第二測試步驟和第三測試步驟中，通過所述測試電路分別執行測試操作。
24.一種用於製造半導體集成電路的方法，所述半導體集成電路包括多個存儲器電路；失效援救信息產生電路，分別與多個所述存儲器電路相應設置；和援救電路，用於根據所述失效援救信息產生電路所產生的失效援救信息，來援救相應存儲器電路中的失效，所述方法包括用於在晶片上形成多個半導體集成電路的第一步驟，其中執行與多個所述存儲器電路分別相應的所述失效援救信息產生電路中的失效援救信息產生操作和所述援救電路中的失效援救操作，使得在多個所述存儲器電路中對於某一周期分別重疊；用於在所述第一步驟之後，對所述半導體集成電路中的電路進行測試的測試步驟；用於在所述測試步驟之後，根據測試結果選擇所述晶片上的半導體集成電路晶片的選擇步驟；以及用於在所述選擇步驟之後，將所述選擇的半導體集成電路晶片組裝成組件的組裝步驟，其中執行所述存儲器電路的測試操作和所述失效援救信息產生操作，使得在所述測試步驟在所述晶片上的多個所述半導體集成電路中對於某一周期分別重疊，並且執行所述存儲器電路的測試操作和所述失效援救信息產生操作，使得在所述晶片上的多個所述半導體集成電路中對於某一周期也重疊。
25.根據權利要求24的用於製造半導體集成電路的方法，其中在所述測試步驟中通過使用測試器，對所述晶片上的多個所述半導體集成電路同時供給電源電壓，在所述晶片上的多個所述半導體集成電路中並行地執行測試，並且使用所述測試器，從多個所述半導體集成電路並行地收集各自測試結果。
26.根據權利要求25的用於製造半導體集成電路的方法，其中所述測試器是一個邏輯測試器。
全文摘要
一種邏輯集成電路包括具有預定邏輯功能的邏輯電路；讀/寫存儲器電路；測試電路，用於測試存儲器電路中是否包括失效位；和邊界鎖存器電路，由多個觸發器電路形成，能夠使所述邏輯電路與所述存儲器電路之間的信號鎖存，並且還形成一個移位寄存器。而且，該邏輯集成電路還設置有失效援救信息產生電路，用於在利用測試電路執行測試期間，將測試結果存儲到邊界鎖存器電路，並且根據所存儲的測試結果，產生失效援救信息，以救援所述存儲器電路的失效。安裝在邏輯集成電路上的測試電路能與內置存儲器電路的測試並行地產生用於救援失效位的信息，並且還能向外部輸出同一信息並援救晶片之內的RAM。
文檔編號G11C29/44GK1975934SQ200610002790
公開日2007年6月6日 申請日期2006年1月28日 優先權日2005年11月30日
發明者芹澤充男, 山崎樞, 山本雅文, 加藤和雄 申請人:株式會社瑞薩科技