提供絕緣體上矽襯底上的波導的光學隔離的方法及結構的製作方法
2023-05-20 00:18:41
提供絕緣體上矽襯底上的波導的光學隔離的方法及結構的製作方法
【專利摘要】本發明揭示一種提供絕緣體上矽襯底的方法及結構，光子裝置形成於所述絕緣體上矽襯底上，且在所述絕緣體上矽襯底中，波導的芯材料通過淺溝槽隔離區域與支撐襯底光學解耦。
【專利說明】提供絕緣體上矽襯底上的波導的光學隔離的方法及結構
[0001]政府許可權利
[0002]本發明是依據由DARPA授予的許可號HR0011-9-0009在政府支持下進行的。政府對本發明具有特定權利。
【技術領域】
[0003]本文中所描述的各種實施例涉及將波導與含在支撐所述波導的襯底中的材料光學解耦。
【背景技術】
[0004]存在將光子裝置與電子裝置集成於同一襯底上的當前趨勢。絕緣體上矽(SOI)襯底可用作此集成的支撐襯底。當光學波導形成時，圍繞所述波導的芯提供包層以用於拘限沿著所述波導傳播的光波。芯材料具有大於包層的折射率的折射率。如果將具有約3.47的折射率的矽用作波導的芯材料，那麼波導包層可由具有約1.54的折射率的二氧化矽形成。當將絕緣體上矽襯底用作支撐襯底時，波導芯下方的包層材料可為也通常為二氧化矽的SOI襯底的埋入式氧化物(BOX)絕緣體。BOX包層還可起作用以防止因從矽波導芯到SOI結構的支撐矽的漸逝耦合導致的光學信號洩漏。然而，為防止此漸逝耦合，波導芯下的BOX包層材料必須相對厚，舉例來說，大於1.0 μ m且通常為2.0 μ m到3.0 μ m厚。當Box包層材料較厚時，其抑制熱流動到底層矽，此可充當散熱器。另外，當特定電子裝置(例如高速邏輯電路)與光子裝置集成於同一 SOI襯底上時，SOI襯底的BOX必須相對薄，通常具有在100納米到200納米的範圍內的厚度。此薄BOX絕緣體，儘管為電子裝置提供良好襯底，但不足以防止矽波導芯到SOI襯底的底層支撐矽的光學耦合，此導致不合意的光學信號損失。
[0005]在第7，920，770號美國專利中論述用以防止矽波導芯到襯底的支撐矽的漸逝耦合的一種方式。在所述專利中，在矽支撐材料中於埋入式絕緣體下方的區處形成經蝕刻腔。所述腔用來增加波導芯與支撐矽之間的距離。所述腔可保持空的或由具有防止矽波導芯容易地光學耦合到所述腔形成於其中的腔材料或矽的折射性質的氣體或其它材料填充。所述腔可在形成波導之後通過在波導芯的區外部的區處開始對支撐矽的蝕刻而形成。蝕刻過程在蝕刻位置的向下且向外擴展的支撐矽中產生腔。此產生可涵蓋矽襯底的不在波導下方且不需要用於光學隔離的區的大的腔。另外，所述腔可形成於耦合到波導的光子裝置(例如連接到波導的光學調製器)下方。如果耦合到波導的光學調製器或其它光子裝置以在操作期間產生或需要熱的添加的方式操作，那麼腔及/或腔內的材料打亂到支撐矽襯底材料的熱流動以使其作為散熱片的有效性變小。
[0006]因此，用於形成具有相對薄BOX絕緣體且能夠將波導芯與襯底材料光學解耦的絕緣體上矽結構的另一方法及結構為合意的。
【專利附圖】
【附圖說明】
[0007]圖1以橫截面描繪根據本發明形成的SOI結構的實施例；
[0008]圖2A及2B以連續橫截面圖描繪用於形成用於圖1結構中的主體晶片的過程；
[0009]圖3A到3D以連續橫截面圖描繪用於形成用於圖1結構中的處置晶片的過程；及
[0010]圖4A到4E以連續橫截面圖描繪用於形成圖1實施例的過程。
【具體實施方式】
[0011]在以下詳細說明中，參考形成本文的一部分且其中通過圖解說明方式展示可實踐的特定實施例的附圖。充分詳細地描述這些實施例以使得所屬領域的技術人員能夠製造並使用這些實施例，且應理解，可在不背離本發明的精神及範圍的情況下對所揭示的特定實施例做出結構、邏輯或程序改變。
[0012]本文中所描述的實施例提供光子裝置及電子電路兩者可在其上形成的絕緣體上矽(SOI)結構，其具有波導芯與第一支撐襯底的充分光學解耦以防止通過漸逝耦合的光學損失，同時保持良好熱耗散。光學解耦通過在波導芯下且沿著其延伸的形成於第一襯底中的淺溝槽隔離區提供。當第一襯底與波導及電路將在其上形成的具有BOX絕緣體及矽的第二襯底連結時，在波導將在第二襯底中形成之處下方的區處對準淺溝槽隔離。因此，絕緣體上矽(SOI)結構可形成有薄Β0Χ，其中光學隔離結構更加針對需要的區，同時提供能夠更好地耗散熱的支撐第一襯底。
[0013]圖1圖解說明絕緣體上矽結構的實施例，所述絕緣體上矽結構包含為由支撐半導體材料(舉例來說，支撐矽111)形成的處置晶片112的部分的第一襯底，所述第一襯底連結到為主體晶片106的部分的第二襯底。主體晶片106含有在埋入式氧化物BOX層103上方的矽區101a(圖4B)。圖1中將矽區1la展示為劃分成其中可形成矽波導芯107及其它光子裝置的矽光子區102及其中可形成例如MOSFET電晶體125等電子電路的矽CMOS區104。處置晶片112包含淺溝槽隔離(STI)區域，所述STI區域包含形成於支撐矽111中的溝槽113，溝槽113填充有介電材料115。所述淺溝槽隔離足以防止形成於主體晶片106上的娃波導芯107與處置晶片112中的支撐娃111之間的光學I禹合。
[0014]經填充溝槽113具有一厚度，使得BOX 103的厚度與經填充溝槽的厚度為至少1000納米。作為實例，如果BOX 103厚度為200納米，那麼溝槽113厚度大於800納米(舉例來說，在約800納米到約1200納米的範圍內)。經填充溝槽具有寬于波導芯107的寬度Wwg的寬度Wt，使得溝槽延伸超過波導芯107的任一側達至少I微米(且通常在I微米到1.3微米的範圍內)的距離d。經填充溝槽113在波導芯107下方且沿著其長度延伸。
[0015]由矽形成的波導芯107由包層環繞，所述包層具有比矽芯低得多的折射率。包層部分地由可使其較薄(舉例來說，200納米或更小)的埋入式氧化物BOX 103形成。薄B0X103不能夠單獨地提供矽波導芯107與處置晶片的支撐矽111的充分光學解耦。如圖1中所展示，淺溝槽隔離區域的溝槽113在矽波導芯107下方對準且提供波導芯107與處置晶片112的支撐矽111的所需光學解耦。圍繞波導芯107的包層由底層BOX 103、提供于波導芯107的側面上的電介質121及提供為層間介電結構127的下部層及部分的電介質130提供。可用於BOX 103、電介質121及層間介電結構127中的電介質130的材料為二氧化矽，但還可使用具有低於矽的折射率的折射率的其它介電材料。
[0016]圖1將CMOS電路區104圖解說明為具有含有由MOSFET 125表示的電子裝置的電路區109，MOSFET 125具有柵極結構124以及形成於其中的源極及漏極區域128。圖1還圖解說明非晶矽接合材料117，其可經提供以將處置晶片112接合到含有波導芯107及電子電路109區的主體晶片106。如果處置晶片112與含有波導芯107及電子電路109區的主體晶片106之間存在另外充分接合強度，那麼可省去此接合材料117，如在下文更詳細地描述。如果非晶矽接合材料117經提供，那麼其可在稍後CMOS處理期間從非晶改變成晶體形式以用於電子電流形成。
[0017]圖2到4展示製造圖1中所展示的結構的實例性方法中的各種階段。圖2A到2B圖解說明形成主體晶片106的實例性過程，而圖3A到3D圖解說明形成處置晶片112的實例性過程。
[0018]圖2A展示氧化物材料103 (舉例來說，S12)的形成，氧化物材料103將形成經完成絕緣體上矽結構中的埋入式氧化物(BOX) 103層。將氫原子植入到主體晶片106中以形成在下文更詳細地論述的切割線105 (圖2B)。
[0019]現在參考圖3A到3D，描述用於形成處置晶片112的過程。半導體(例如，支撐矽111 (圖3A))具有在將下伏於圖1中所展示的經完成結構中的波導芯107下的位置處形成於其中的淺溝槽113。所述溝槽通過蝕穿掩模形成，後續接著介電材料115填充(圖3C)，接著通過(舉例來說)CMP過程對介電材料115填充進行平面化以形成經完成支撐處置112。可將溝槽形成到充分深度，使得當用介電材料填充溝槽且對其進行平面化時，波導芯107與處置晶片112(圖1)的支撐矽111光學解耦。作為一個實例，對於具有300納米的寬度及200納米的高度的波導芯107來說，環繞包層厚度應為I微米或更大。因此，淺溝槽內的BOX層103與電介質的組合厚度應為至少I微米。如果BOX層103為(舉例來說)200納米厚，那麼溝槽113厚度應為至少800納米。如所述，此厚度的實例性工作範圍為約800納米到約1200納米。可用具有低於芯材料107的折射率的折射率的材料填充溝槽以減小矽芯材料107到處置晶片112的支撐矽111的漸逝耦合。填充所述溝槽的介電材料115可為二氧化矽。可形成BOX 103、電介質121且還填充溝槽113的其它介電材料包含氮化矽(折射率2.01)及TEOS(折射率1.44到1.46)或真空。作為實例，可通過高密度等離子氣相沉積或等離子增強的化學氣相沉積來沉積介電材料115。
[0020]可將薄接合材料117 (例如，非晶矽)施加到處置晶片112以促進其到主體晶片106的接合。或者，接合材料117可由可與主體晶片106上的BOX層103接合的二氧化矽形成。還可使用用於將兩個晶片接合在一起的其它已知界面材料。作為另一替代方案，如果在接合過程期間使用充分溫度及壓力，那麼可省去接合材料117。如果使用非晶矽的接合材料117，那麼其必須充分薄以避免波導芯107中的光學信號到此層的漸逝耦合。如果在波導芯107中傳播具有在約1.2微米到約1.55微米的範圍內的波長的單模式光學信號波長，那麼小於30E_9m的厚度足以防止到非晶矽接合材料117的光學耦合。作為替代方案，如果經提供，那麼接合材料117可施加到主體晶片106的BOX層103，或施加到主體晶片106的BOX層103以及處置晶片112兩者。
[0021]圖4A到4E圖解說明通過將主體晶片106接合到處置晶片112形成絕緣體上矽襯底的過程。將主體晶片106翻轉且將BOX層103附著到含有電介質填充的溝槽113的處置晶片112的上表面160。可在將主體晶片106與處置晶片112接合在一起之前使用常規晶片對準技術來使其對準。如所述，可使用接合層117來促進接合，但在接合條件另外足以在主體晶片106與處置晶片112的上表面160之間形成良好接合的情況下可省去接合層117。還可使用所屬領域中已知的其它晶片接合技術及材料。
[0022]在將主體晶片106接合到處置晶片112之後，可通過已知切割過程移除半導體101的沿著氫植入切割線105的部分1lb (圖4B)，因此留下較薄半導體材料1la以用於裝置形成。可接著回收主體晶片106的經移除晶片部分1lb且將其用作用於構造另一 SOI襯底的主體晶片106。作為所描述的切割過程的替代方案，半導體101不需要將氫植入到切割線105 (圖2B中所展示)；替代地，可通過其它常規過程(例如，CMP或研磨)將主體晶片106中的半導體101薄化。可將半導體1la圖案化成用於形成光子裝置(包含定位於處置晶片112中的STI溝槽113上方且與其對準的波導芯107)的區。還可將半導體1la圖案化以提供用於構造電子電路裝置(例如，MOSFET電晶體125及其它電子裝置)的一或多個區109。因此，如圖4C中所展示，絕緣體上矽結構可劃分成若干區，如由虛線所展示，劃分成光子區102及電子電路區104，其中STI溝槽113提供于波導芯107下方。
[0023]如圖4D中進一步展示，接著施加介電材料121 (例如，二氧化矽)且對其進行平面化，使得矽波導芯107在三個側面上由包含BOX 103及介電材料121的包層材料(例如，二氧化矽)環繞。接著可進行進一步處理以形成波導107及與波導107相關聯的光子裝置以及電子電路區109中的電子裝置。如圖1及4E中所展示，具有柵極結構124及源極/漏極區域128的MOSFET 125經展示為表示可在區109中製造的電子電路及裝置。在構造包含波導芯107及電子電路125的光子裝置之後，且如圖4E中進一步展示，用多層層間電介質(ILD)結構127的第一電介質130覆蓋絕緣體上矽襯底。ILD結構127的此第一電介質130還可由(例如)二氧化矽或充當用于波導芯107的上包層的其它介電材料形成。接著可通過層間介電結構127的數個金屬化及電介質層進行到與波導107相關聯的裝置及到電子電路的各種電互連。
[0024]儘管本文中已描述各種實施例，但本發明不受那些實施例限制，這是因為可在不背離本發明的精神或範圍的情況下做出各種修改。因此，本發明不受所揭示的實施例限制，而只受所附權利要求書的範圍限制。
【權利要求】
1.一種形成集成結構的方法，所述方法包括以下動作: 在第一襯底中形成隔離區域； 在第二襯底上形成光子區；以及 將所述第一襯底與所述第二襯底接合在一起，使得所述隔離區域與所述光子區對準。
2.根據權利要求1所述的方法，其中所述第一襯底及所述第二襯底各自包括矽襯底，所述光子區為矽光子區。
3.根據權利要求2所述的方法，其進一步包括在所述矽光子區內形成波導，使得波導芯與所述隔離區域對準。
4.根據權利要求3所述的方法，其中在將所述第一襯底與所述第二襯底接合在一起之後形成所述波導。
5.根據權利要求2所述的方法，其進一步包括將所述隔離區域形成為淺溝槽隔離區域。
6.根據權利要求5所述的方法，其進一步包括將BOX形成為所述第二襯底的在所述矽光子區下的部分，其中所述BOX與所述淺溝槽隔離區域的組合厚度為至少I微米。
7.根據權利要求6所述的方法，其中所述BOX的厚度小於或等於200納米。
8.根據權利要求6所述的方法，其中所述淺溝槽隔離區域的厚度在約800納米到約1200納米的範圍內。
9.根據權利要求3所述的方法，其進一步包括形成環繞所述波導芯的包層區域，所述包層區域至少部分地由所述第二襯底上位於所述波導下方的第一電介質形成。
10.根據權利要求9所述的方法，其中所述波導芯由矽形成，且所述第一電介質包括氧化物。
11.根據權利要求10所述的方法，其中所述第一電介質包括二氧化矽。
12.根據權利要求9所述的方法，其中所述包層區域進一步包括在所述波導的側面上的第二電介質。
13.根據權利要求10所述的方法，其中所述第一電介質及所述第二電介質包括二氧化矽。
14.根據權利要求2所述的方法，其中所述接合進一步包括在所述第一襯底及所述第二襯底中的至少一者上形成非晶矽且將所述襯底按壓在一起，使得所述非晶矽用作接合材料以將所述第一襯底接合到所述第二襯底。
15.根據權利要求2所述的方法，其中所述第二襯底進一步包括絕緣體，且所述第一襯底與所述第二襯底的所述接合形成具有埋入式絕緣體的絕緣體上矽結構。
16.根據權利要求2所述的方法，其中所述第二襯底進一步包括鄰近所述矽的介電材料，所述方法進一步包括在形成所述波導之前將所述第二襯底矽薄化。
17.根據權利要求16所述的方法，其中通過以下方式將所述第二襯底矽薄化:植入摻雜劑以形成切割線且接著沿著所述切割線切割以移除所述矽的一部分。
18.根據權利要求17所述的方法，其進一步包括回收所述第二襯底矽的所述經移除部分以用作另一集成結構中的襯底。
19.根據權利要求2所述的方法，其包括從與含有所述溝槽隔離區域的側對置的側將所述第一襯底薄化。
20.根據權利要求19所述的方法，其中所述第一襯底的所述薄化包括:將摻雜劑植入到所述第一襯底的所述矽中以形成切割線且接著沿著所述切割線切割所述第一襯底的所述矽以移除所述矽的一部分。
21.根據權利要求20所述的方法，其進一步包括回收所述第一襯底的所述矽的所述經移除部分以用作另一集成結構中的襯底。
22.根據權利要求1所述的方法，其中所述第一襯底及所述第二襯底包括半導體材料，其中所述光子區由所述第二襯底的所述半導體材料形成，所述方法進一步包括使用所述第二襯底的所述半導體材料形成波導芯。
23.根據權利要求22所述的方法，其中所述半導體材料包括矽。
24.根據權利要求1所述的方法，其進一步包括在所述第二襯底上形成電路元件區。
25.一種集成結構，其包括: 第一半導體襯底，其具有形成於其中的淺溝槽隔離區域，所述隔離區域的所述溝槽填充有具有第一折射率的介電材料；以及 第二襯底，其附接到所述第一襯底且包含面向所述第一襯底的介電材料及由所述介電材料上方的半導體材料形成的波導，所述波導由具有大於所述第一折射率的第二折射率的材料形成且位於所述淺溝槽隔離區域上方。
26.根據權利要求25所述的結構，其中所述淺溝槽隔離區域包括在所述溝槽內的二氧化矽。
27.根據權利要求25所述的結構，其中面向所述第二襯底的所述介電材料與所述淺溝槽隔離區域的組合厚度為至少1000納米。
28.根據權利要求25所述的結構，其中所述第一襯底及所述第二襯底包括矽。
29.根據權利要求25所述的結構，其中所述波導包括由包層區域環繞的芯區域，所述包層區域至少部分地由所述第二襯底上的所述介電材料形成。
30.根據權利要求25所述的結構，其中所述芯區域包括矽，且所述包層區域包括二氧化矽。
31.根據權利要求25所述的結構，其進一步包括所述第二襯底的所述半導體材料的在其上形成電子電路元件的區。
32.根據權利要求25所述的結構，其中所述所附接的第一襯底與第二襯底形成絕緣體上娃結構。
33.根據權利要求23所述的結構，其進一步包括在所述第二襯底的所述半導體材料上方的介電材料。
34.根據權利要求33所述的結構，其中在所述第二襯底的所述半導體材料上方的所述介電材料為層間介電結構的部分。
【文檔編號】H01L21/84GK104412375SQ201380035848
【公開日】2015年3月11日 申請日期:2013年5月30日 優先權日:2012年6月4日
【發明者】羅伊·米迪 申請人:美光科技公司