廣播系統晶片的無晶體時鐘產生系統的製作方法
2023-12-05 14:58:46 1
廣播系統晶片的無晶體時鐘產生系統的製作方法
【專利摘要】本發明提供一種廣播系統晶片的無晶體時鐘產生系統，所述系統包括：高頻電感-電容數字控制振蕩器、第一分頻器、分頻器組、模擬鎖相環、第二分頻器、接收器、及數位訊號處理器；第一分頻器用於產生並輸出所述模擬鎖相環的基準時鐘；分頻器組用於產生並輸出各種不同的數字時鐘；模擬鎖相環用於接收基準時鐘，並產生振蕩頻率；第二分頻器用於將模擬鎖相環輸出的頻率進行分頻，產生所需的本振頻率；數位訊號處理器用於接收和分析所述接收器輸出的信號頻率，得到本振頻率和所接收到的信號頻率的頻率偏差，根據所述頻率偏差調節高頻電感-電容數字控制振蕩器。本發明無需片外晶體，就可以實現片內所需時鐘，完成穩定頻率輸出。
【專利說明】廣播系統晶片的無晶體時鐘產生系統
【技術領域】
[0001]本發明屬於集成電路設計【技術領域】，涉及一種時鐘產生系統，特別是涉及一種廣播系統晶片的無晶體時鐘產生系統。
【背景技術】
[0002]現代集成電路的發展方向是高集成度，是把原來需要多個器件實現的系統集成到一個晶片上。這些革命性的晶片給我們的生活帶來了日新月異的變化，我們每個人都在享受科技帶來的便捷生活。隨集成度的提高，目前還比較難集成的器件有功放(PA)，天線開關(antenna switch),聲表濾波器(SAW filter)和晶體。尤其是晶體,近十五年來人們付出了許多努力試圖把晶體的功能集成在晶片了。但是簡單的集成是無法取代晶體穩定的頻率輸出，所以要想把晶體的功能取代，除了電路的設計，還要涉及系統的調整。
[0003]目前，廣播系統晶片(BroadcastSystem-on-Chip)集成了具有數字解調器的射頻(RF)調諧器(例如，接收器)，以及嵌入到單片機上的數字視頻/音頻解碼器。調諧器的本振頻率(L0, local oscillating frequency)是可調諧的，以便其能夠覆蓋整個廣播頻帶,例如，DVB-C (數字視頻廣播電視)標準一111M赫茲至862M赫茲。同時，數字電路(解調器和解碼器)需要固定時鐘。現代集成電路常用的技術方案是使用兩個鎖相環(PLL)，這兩個鎖相環分別用於產生調諧器本振頻率和數字時鐘。鎖相環的參考時鐘的來自於片上晶體振蕩器，但是晶體卻是片外的。
[0004]當前廣播系統晶片的的技術方案存在以下缺陷:
[0005]1、當前的廣播系統晶片需要片外晶體，而片外晶體是聲表面波(SAW)濾波器從物料清單(BOM)中移除後廣播系統晶片中最昂貴的元件；
[0006]2.片外晶體限制了集成電路集成度的進一步提聞。
[0007]3、用戶擁有最終晶體的選擇權。不同用戶喜歡採用不用晶體諧振頻率。要滿足這一點，晶體振蕩器、模擬鎖相環(analog PLL)、數字鎖相環(digital PLL)就不得不設計來支持多個晶體頻率。但是糟糕的是，如果用戶為了節省成本，最終選擇低品質晶體，那麼整個系統晶片的性能就會降低，並影響終端產品良率；
[0008]4、當前射頻調諧器通常會採用Σ-Λ小數分頻鎖相環以便
[0009](a)提供任意壓控振蕩(VCO)輸出頻率來支持多個廣播標準或電路標準；
[0010](b)採用大環路帶寬(例如，IM赫茲)以滿足集分相位噪聲要求；
[0011](C)用於鎖相環頻率校準的微調，例如，100赫茲最小調節精度。
[0012]Σ-Δ小數分頻鎖相環的參考時鐘一般要求比較高，以便將Σ-Λ調製器帶來的噪聲推向高頻遠端，使鎖相環相位噪聲受Σ-Λ調製器影響很小。高頻的Σ-Λ小數分頻鎖相環的參考時鐘(例如大於50M赫茲)，往往不能從晶體直接獲取，而需要晶振倍頻技術。晶振倍頻技術是廣播系統晶片實現Σ-Λ小數分頻鎖相環的主要障礙之一；
[0013]5、需要兩個鎖相環(PLL)，花費更多設計資源。
[0014]6、片外晶體可能有潛在的PCB噪聲耦合路徑。[0015]所以由於當前廣播系統晶片存在以上諸多缺陷性和局限性，所以迫切的需要一種無晶體解決方案，來克服上述缺點。
【發明內容】
[0016]鑑於以上所述現有技術的缺點，本發明的目的在於提供一種廣播系統晶片的無晶體時鐘產生系統，用於解決現有技術中需要嵌入成本較高的片外晶體來完成穩定頻率輸出的問題。
[0017]為實現上述目的及其他相關目的，本發明提供一種廣播系統晶片的無晶體時鐘產生系統。所述無晶體時鐘產生系統包括:所述無晶體時鐘產生系統包括:高頻電感-電容數字控制振蕩器、第一分頻器、分頻器組、模擬鎖相環、第二分頻器、接收器、及數位訊號處理器；
[0018]高頻電感-電容數字控制振蕩器,用於輸出振蕩頻率；
[0019]第一分頻器與所述高頻電感-電容數字控制振蕩器連接，用於產生並輸出所述模擬鎖相環的基準時鐘；
[0020]分頻器組與所述高頻電感-電容數字控制振蕩器連接，用於產生並輸出各種不同的數字時鐘；
[0021]模擬鎖相環與所述第一分頻器連接，用於接收基準時鐘，並產生振蕩頻率；
[0022]第二分頻器與所述模擬鎖相環連接，用於將模擬鎖相環輸出的頻率進行分頻，產生所需的本振頻率；
[0023]接收器與所述第二分頻器連接，用於接收射頻信號，數位化射頻信號；
[0024]數位訊號處理器分別與所述接收器和所述高頻電感-電容數字控制振蕩器連接，用於接收和分析所述接收器輸出的信號頻率，得到本振頻率和所接收到的信號頻率的頻率偏差，根據所述頻率偏差調節高頻電感-電容數字控制振蕩器。
[0025]優選地，所述模擬鎖相環的基準時鐘的頻率是可設計參數。
[0026]優選地，所述分頻器組通過不同的分頻比產生各種頻率的數字時鐘輸出。
[0027]優選地，所述數字時鐘由開環方式實現。
[0028]優選地，所述模擬鎖相環包括鑑頻鑑相器、電荷泵、低通環路濾波器、電感-電容壓控振蕩器、第三分頻器。
[0029]優選地，所述模擬鎖相環採用Σ - Λ小數分頻鎖相環，所述Σ - Λ小數分頻鎖相環包括Σ-Δ調製器。
[0030]優選地，所述接收器接收的射頻信號通過模擬接收鏈降頻，再通過模擬-數字轉
換器數位化。
[0031]優選地，所述模擬鎖相環所產生的振蕩頻率是提供給接收器，並作為本振頻率的來源。
[0032]優選地，所述數位訊號處理器採用自動頻率控制方法將所述頻率偏差反饋至所述高頻電感-電容數字控制振蕩器，調諧頻率偏差信息使其校正所述高頻電感-電容數字控制振蕩器的頻率。
[0033]如上所述，本發明所述的廣播系統晶片的無晶體時鐘產生系統，具有以下有益效果:[0034]1、集成了片外晶體，降低成本；
[0035]2、僅採用模擬鎖相環；
[0036]3、系統晶片不再受晶體品質的影響；
[0037]4、避免了晶體振蕩帶來的諧波；
[0038]5、去除了為數字電路提供數字時鐘的鎖相環，數字時鐘由開環方式實現；
[0039]6、產生了高頻基準時鐘，幫助小數分頻鎖相環消除雜散；
[0040]7、自動頻率控制提高了數字控制振蕩器的頻率準確度；
[0041]8、減少可能的片外幹擾。【專利附圖】
【附圖說明】
[0042]圖1顯示為現有技術系統晶片的示意圖。
[0043]圖2顯示為本發明的廣播系統晶片的無晶體時鐘產生系統的電路示意圖。
[0044]圖3顯示為本發明的廣播系統晶片的無晶體時鐘產生系統的應用電路示意圖。
[0045]元件標號說明
[0046]I高頻電感-電容數字控制振蕩器
[0047]2緩衝器
[0048]3第一分頻器
[0049]4分頻器組
[0050]5模擬鎖相環
[0051]6第二分頻器
[0052]7接收器
[0053]8數位訊號處理器
【具體實施方式】
[0054]以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發明的其他優點與功效。本發明還可以通過另外不同的【具體實施方式】加以實施或應用，本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。
[0055]請參閱附圖。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖式中僅顯示與本發明中有關的組件而非按照實際實施時的組件數目、形狀及尺寸繪製，其實際實施時各組件的型態、數量及比例可為一種隨意的改變，且其組件布局型態也可能更為複雜。
[0056]下面結合實施例和附圖對本發明進行詳細說明。
[0057]現有技術中廣播系統晶片常用頻率/時鐘方案如圖1所描述的，所述系統晶片上包括晶體、晶體振蕩器、第一分頻器/緩衝器、模擬鎖相環、數字鎖相環、第二分頻器、第三分頻器，所述模擬鎖相環通過第二分頻器產生本振頻率，而所述數字鎖相環通過第三分頻器產生時鐘。其中，所述模擬鎖相環包括鑑頻鑑相器(PFD)、電荷泵(CP)、低通環路濾波器(LPF)、電感-電容壓控振蕩器(LC-VC0)、以及分頻器，將所有這些器件集成在一起。為了覆蓋整個廣播頻段，電感-電容壓控振蕩器(LC VC0)的輸出是可程控的，並且將電感-電容壓控振蕩器(LC VCO)的輸出輸入至第二分配分頻器中以產生本振頻率(L0)。數字鎖相環具有類似於所述模擬鎖相環的類似結構，包括鑑頻鑑相器(PFD)、電荷泵(CP)、低通環路濾波器(LPF)、壓控振蕩器(LC-VC0)、以及分頻器，不同的是通常數字鎖相環的振蕩器採用環形結構以減少佔用面積。這種環形振蕩器僅僅需要固定的輸出頻率，通過分頻器組提供一組時鐘。
[0058]本發明所述廣播系統晶片的無晶體時鐘產生系統無片外晶體，就可以實現片內所需的時鐘，完成接收，在無晶體解決方案上實現了突破。
[0059]實施例
[0060]本實施例提供一種廣播系統晶片的無晶體時鐘產生系統，所述無晶體時鐘產生系統圖圖2所示，包括:高頻電感-電容數字控制振蕩器1、緩衝器2、第一分頻器3、分頻器組
4、模擬鎖相環5、第二分頻器6、接收器7、及數位訊號處理器8。
[0061]高頻電感-電容數字控制振蕩器I是低相位噪聲的電感-電容振蕩器，用於輸出振蕩頻率，所述高頻電感-電容數字控制振蕩器I是整個晶片最先啟動的模塊之一。在本實施例中高頻電感-電容數字控制振蕩器I採用9.216G赫茲的電感-電容數字控制振蕩器，因為對於電感Q而言，採用9.216G赫茲的電感-電容數字控制振蕩器比較好。
[0062]緩衝器2與所述高頻電感-電容數字控制振蕩器I連接，用於提高所述高頻電感-電容數字控制振蕩器I的隔離度。所述緩衝器2是可選可不選的元件。本實施例中採用二分頻器作為緩衝器。
[0063]第一分頻器3與所述緩衝器2連接或者直接與所述高頻電感-電容數字控制振蕩器I連接，用於產生並輸出模擬鎖相環的基準時鐘。由於不受晶體諧振頻率的限制，模擬鎖相環的基準時鐘的頻率是可設計參數，所以它可以用於優化模擬鎖相環的性能。本實施例中，所述第一分頻器3支持具有多個選擇，即72M，96M, 128M或144MHz赫茲的模擬鎖相環的基準時鐘。在本實施例中，所述第一分頻器3採用二分頻器，輸出信號分頻到2304M赫茲再進一步分頻送至模擬鎖相環5。
[0064]分頻器組4與所述緩衝器2連接或者直接與所述高頻電感-電容數字控制振蕩器I連接，用於產生並輸出各種不同的數字時鐘。由於高頻電感-電容數字控制振蕩器I輸出的頻率很高，所以分頻器組4通過不同的分頻比產生各種頻率的時鐘輸出。在本實施例中，所述分頻器組4採用一組分頻器以便提供各種頻率的CMOS時鐘。在本實施例中，所述分頻器組4使用一組分頻器，輸出信號進一步除3分頻到1536M赫茲給數字時鐘，即提供源自1536M赫茲的輸入時鐘的96M、128M、192M、256M、和384M赫茲CMOS時鐘。所述數字時鐘以開環方式產生。
[0065]模擬鎖相環5通常是具有大於50M赫茲基準時鐘的Σ - Λ小數分頻鎖相環，其與所述第一分頻器3連接，用於接收基準時鐘，並產生振蕩頻率。所產生的振蕩頻率是提供給接收器7，並作為本振頻率(LO)的來源。其中，所述模擬鎖相環5包括鑑頻鑑相器(PFD)51、電荷泵(CP) 52、低通環路濾波器(LPF) 53，電感-電容壓控振蕩器54、第三分頻器55、Σ-Δ調製器56。當模擬鎖相環接收到所述基準時鐘後，就會根據所需要解調的頻率，即射頻信號的輸入頻率，產生壓控振蕩器的振蕩頻率。在多模多制式的廣播系統晶片中，所述模擬鎖相環5採用Σ-Λ小數分頻鎖相環，因為，所述Σ-Λ小數分頻鎖相環的基準時鐘是可變參數，這種可變參數可用於規避小數雜散(fractional-spur)。而小數雜散是小數分頻鎖相環的設計難點之一。具體在本實施例中，所述Σ-Λ小數分頻鎖相環中電感-電容壓控振蕩器54採用5.6-8G赫茲的電感-電容壓控振蕩器，Σ-Λ調製器56採用22位Σ-Λ調製器，用於實現了小於lppm (ppm,百萬分之一)頻率解析度。電感-電容壓控振蕩器從
5.6G赫茲運行至8G赫茲以便覆蓋整個接收頻帶，併兼顧到壓控器頻率隨工藝、溫度、和電源電壓的變化。
[0066]第二分頻器6與所述模擬鎖相環5連接，具體就是與模擬鎖相環5中的電感-電容數字控制振蕩器54連接，用於將模擬鎖相環5輸出的頻率進行分頻，產生所需的本振頻率(L0)。
[0067]接收器7與所述第二分頻器6連接，用於接收射頻信號，數位化射頻信號。所述射頻信號通過模擬接收鏈降頻，再通過模擬-數字轉換器(ADC)數位化。
[0068]數位訊號處理器8分別與所述接收器7和高頻電感-電容數字控制振蕩器I連接，用於接收所述接收器7輸出的信號頻率，分析接收到的信號頻率，得到本振頻率(LO)和所接收到的信號頻率的頻率偏差(FD)，根據頻率偏差(FD)調節所述高頻電感-電容數字控制振蕩器1，使所述高頻電感-電容數字控制振蕩器I的頻率接近理想值，即所述數位訊號處理器8採用自動頻率控制方法將得到本振頻率(LO)和所接收到的信號頻率的頻率偏差(FD)反饋至高頻電感-電容數字控制振蕩器1，並調諧頻率偏差信息使其校正高頻電感-電容數字控制振蕩器I的頻率。
[0069]本實施例提供一種廣播系統晶片的無晶體時鐘產生系統如具體應用電路圖圖3所示，其的工作步驟如下:
[0070]首先9.216G赫茲的電感-電容數字控制振蕩器I啟動工作，輸出較高的振蕩頻率，其基本上是在晶片通電後就會啟動。當晶片需要接收時，其他電路就會開啟。9.216G赫茲的電感-電容數字控制振蕩器I輸出的振蕩頻率經過緩衝器2 (二分頻器)緩存後分別進入第一分頻器3和分頻器組4，第一分頻器3提供給Σ - Λ小數分頻鎖相環5基準時鐘，分頻器組4產生各種不同的時鐘供 數字時鐘使用。由於9.216G赫茲的電感-電容數字控制振蕩器I輸出的頻率很高，所以通過不同的分頻比就可以產生各種頻率的時鐘輸出。接著所述Σ-Λ小數分頻鎖相環5接收到基準時鐘，根據所需要解調的射頻輸入頻率產生壓控振蕩器的振蕩頻率，接收所述Σ-Λ小數分頻鎖相環5產生的振蕩頻率是提供給接收器7作為接收本振頻率的來源。如果接收的本振頻率和Σ-Λ小數分頻鎖相環產生振蕩頻率是同一頻率，那麼直接將Σ-Λ小數分頻鎖相環5輸出供給接收器7 ;但是現在的接收器7採用零中頻或低中頻架構，Σ-△小數分頻鎖相環5產生的頻率和本振頻率並不相同。同時Σ-Λ小數分頻鎖相環5產生的頻率只有兩個相位，O和180度。如果是零中頻，那麼就需要至少四個相位，0、90、180、和270度。這些相位可以採用分頻器產生，所以現代接收器7的設計中，一般會把鎖相環產生的頻率設計的比本振頻率高2倍、3倍、4倍、乃至8倍、16倍、64倍等等，這樣在Σ-Λ小數分頻鎖相環5和接收器7之間，會有第二分頻器6，Σ-Δ小數分頻鎖相環5的輸出送入分頻器6，產生所需的本振頻率。本振頻率到達接收器7後，接收器7接收所需要的信號，數位訊號處理器8根據對接收到的信號頻率的分析，得到本振頻率和接收到的信號頻率的頻率偏差(FD)。所述數位訊號處理器8通過採用自動頻率控制方法，根據頻率偏差調節所述9.216G赫茲的電感-電容數字控制振蕩器1，使9.216G赫茲的電感-電容數字控制振蕩器I的頻率接近理想值，這個步驟稱做「採集」，其中採用自動頻率控制方法以便提高數字控制振蕩器的頻率準確度。由於集成的9.216G赫茲的電感-電容數字控制振蕩器I無法做到非常準確的頻率，一般在幾百ppm之內，直接使用無法滿足廣播系統解調的需要。通過所述「採集」過程，降低9.216G赫茲的電感-電容數字控制振蕩器I時鐘準確度的要求，只要採集到頻率偏差即可，這時9.216G赫茲的電感-電容數字控制振蕩器I即使有幾百PPm的頻偏也可以滿足要求。並且該「採集」過程很快，完全可以滿足切換頻道的時間要求，一旦完成「採集」，9.216G赫茲的電感-電容數字控制振蕩器I的頻率偏差就可以控制在幾個至十幾個ppm之內，滿足廣播系統解調的要求。完成「採集」後，接收器7就可以正常接收信號頻率。
[0071]廣播電視系統中，正常的接受，FM系統需要大約200ppm的時鐘準確度；數字有線電視(DVB-C)大約需要50ppm的時鐘準確度。準確的時鐘要求和解調的實現有關。這樣的精度完全靠高頻電感-電容數字控制振蕩器I來實現非常困難。但是自動頻率控制的「採集」過程，就對時鐘準確度的要求大大放鬆了，使高頻電感-電容數字控制振蕩器I可以被集成。
[0072]在本發明中還需要注意對於數字控制振蕩器的片上基準的另一挑戰是近端(close-1n)的相位噪聲，《低相位噪聲和低功耗的多波段CMOS壓控振蕩器》(A Low PhaseNoise and Low Power Mult1-Band CMOS Voltage Controlled Oscillator)中描述到在IOK赫茲偏頻上，4.7G赫茲CMOS壓控振蕩器所測量的相位噪聲是-80dBc/Hz。在4.7G赫茲上從IOK赫茲到IOM赫茲積分相位噪聲是-40dBc。這表明片上基準時鐘能夠支持高性能、高信噪比的廣播系統。
[0073]本發明所述的廣播系統晶片的無晶體時鐘產生系統無需片外晶體集成片外晶體，降低物料成本；提高晶片集成度；鎖相環不用支持多個晶體頻點；廣播系統晶片不再受晶體品質的影響；避免了來自晶體振動的諧波；去除了為數字電路提供時鐘的鎖相環，數字時鐘由開環方式實現；解決了高頻基準時鐘的產生問題，可以產生幾個高頻基準時鐘，以便小數分頻鎖相環消除雜散；更高的集成度以減少片外幹擾，例如，來自PCB的幹擾。對於終端客戶來講，減少一個重要的元件，降低缺貨風險，同時降低了生產成本和生成周期，提高了成品率。
[0074]綜上所述，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。
[0075]上述實施例僅例示性說明本發明的原理及其功效，而非用於限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及範疇下，對上述實施例進行修飾或改變。因此，舉凡所屬【技術領域】中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的權利要求所涵蓋。
【權利要求】
1.一種廣播系統晶片的無晶體時鐘產生系統，其特徵在於，所述無晶體時鐘產生系統包括: 高頻電感-電容數字控制振蕩器、第一分頻器、分頻器組、模擬鎖相環、第二分頻器、接收器、及數位訊號處理器； 高頻電感-電容數字控制振蕩器，用於輸出振蕩頻率； 第一分頻器與所述高頻電感-電容數字控制振蕩器連接，用於產生並輸出所述模擬鎖相環的基準時鐘； 分頻器組與所述高頻電感-電容數字控制振蕩器連接，用於產生並輸出各種不同的數字時鐘； 模擬鎖相環與所述第一分頻器連接，用於接收基準時鐘，並產生振蕩頻率； 第二分頻器與所述模擬鎖相環連接，用於將模擬鎖相環輸出的頻率進行分頻，產生所需的本振頻率； 接收器與所述第二分頻器連接，用於接收射頻信號，數位化射頻信號； 數位訊號處理器分別與所述接收器和所述高頻電感-電容數字控制振蕩器連接，用於接收和分析所述接收器輸出的信號頻率，得到本振頻率和所接收到的信號頻率的頻率偏差，根據所述頻率偏差調節高頻電感-電容數字控制振蕩器。
2.根據權利要求1所述的廣播系統晶片的無晶體時鐘產生系統，其特徵在於:所述模擬鎖相環的基準時鐘的頻率是可設計參數。
3.根據權利要求1所述的廣播系統晶片的無晶體時鐘產生系統，其特徵在於:所述分頻器組通過不同的分頻比產生各種頻率的數字時鐘輸出。
4.根據權利要求3所述的廣播系統晶片的無晶體時鐘產生系統，其特徵在於:所述數字時鐘由開環方式實現。
5.根據權利要求1所述的廣播系統晶片的無晶體時鐘產生系統，其特徵在於:所述模擬鎖相環包括鑑頻鑑相器、電荷泵、低通環路濾波器、電感-電容壓控振蕩器、第三分頻器。
6.根據權利要求5所述的廣播系統晶片的無晶體時鐘產生系統，其特徵在於:所述模擬鎖相環採用Σ-Λ小數分頻鎖相環，所述Σ-Λ小數分頻鎖相環包括Σ-Λ調製器。
7.根據權利要求1所述的廣播系統晶片的無晶體時鐘產生系統，其特徵在於:所述接收器接收的射頻信號通過模擬接收鏈降頻，再通過模擬-數字轉換器數位化。
8.根據權利要求1所述的廣播系統晶片的無晶體時鐘產生系統，其特徵在於:所述模擬鎖相環所產生的振蕩頻率是提供給接收器，並作為本振頻率的來源。
9.根據權利要求1所述的廣播系統晶片的無晶體時鐘產生系統，其特徵在於:所述數位訊號處理器採用自動頻率控制方法將所述頻率偏差反饋至所述高頻電感-電容數字控制振蕩器，調諧頻率偏差信息使其校正所述高頻電感-電容數字控制振蕩器的頻率。
【文檔編號】H03L7/18GK103888136SQ201210559882
【公開日】2014年6月25日 申請日期:2012年12月20日 優先權日:2012年12月20日
【發明者】李振彪 申請人:瀾起科技（上海）有限公司