具有刻面矽化物接觸的半導體器件和相關製造方法

2023-12-07 01:23:16

專利名稱：具有刻面矽化物接觸的半導體器件和相關製造方法
技術領域：
本文描述的本主題的實施方式大體涉及半導體器件。尤其是，本主題的實施方式涉及呈現增加的矽化物-到-矽結面積的矽化物源極和漏極接觸區的使用。
背景技術：
大多數現代集成電路(IC)是由多個互聯的場效應電晶體(FET)實現的，該場效應電晶體可以被實現為金屬氧化物半導體場效應電晶體(M0SFET或MOS電晶體)。MOS電晶體可被實現為P型器件(即，PMOS電晶體)或N型器件(即，NMOS電晶體)。而且，半導體器件可以包括PMOS和NMOS電晶體兩者，且這種器件被通稱為互補MOS或CMOS器件。MOS 電晶體包括在半導體襯底上方形成的、作為控制電極的柵極，和在該半導體襯底內形成的、 間隔開的源極和漏極區，電流可在其間流動。該源極區和漏極區通常通過在該源極區和漏極區上形成的相應的導電接觸(conductive contact)訪問。施加到柵極電極、源極接觸和漏極接觸的偏壓控制電流在該柵極電極下方、源極區和漏極區之間、在該半導體襯底中的溝道的流動。隔離層(insulating layer)中形成的導電金屬互連(插頭(plug))通常被用於將偏壓傳遞到柵極、源極和漏極接觸。對更高晶片密度的期望已驅動了能夠產生具有更小尺寸的器件的製造工藝的研發。隨著器件越變越小，相鄰電晶體(例如，對於CMOS實現)的柵極堆垛之間的節距 (pitch)也變得越來越小。依次，相鄰柵極堆垛之間的矽化物接觸區的可用面積成比例縮小。這種可用區域也可被稱為矽化物接觸窗或矽化物窗。當該矽化物接觸窗縮小時，由於矽化物-到-矽結(junction)面積的減小，相應的接觸電阻增大。很高的接觸電阻是不好的，而且對於現代工藝節點(例如，65nm、45nm、32nm)和其他小尺度技術是很有問題的。90nm技術的矽化物接觸窗是約180nm，65nm技術的矽化物接觸窗是約140nm，45nm 技術的矽化物接觸窗是約90nm，而32nm技術的矽化物接觸窗是僅約60nm。當從90nm技術向32nm技術進步時，墊片(spacer)(其形成於該柵極堆垛的側壁上)的大小可在某種程度上被減小以試圖保持可容忍的矽化物接觸窗。然而，當使用較小尺度技術(比如32nm技術) 時，最小墊片大小可能被限制。在這種情況下，矽化物接觸窗的大小不能得以保持，這導致不良的高接觸電阻。例如，使用90nm技術製造的典型NMOS電晶體的外電阻(其受接觸電阻的影響)可能相對較低(約270歐姆-微米)，而使用32nm技術製造的典型NMOS電晶體的外電阻可能相對較高(約430歐姆-微米)。較高的外電阻可能顯著降低器件性能。

發明內容
本文所述的科技和技術可被用於減少矽化物接觸電阻並因此減少電晶體的外電阻。接觸電阻的減少對於小尺度工藝節點技術(例如，32nm技術)可能是特別重要的。上述及其他方面可進一步由製造半導體器件的方法的實施方式執行。該方法包括而不限於提供具有半導體材料層的襯底；創建覆蓋該半導體材料層的柵極結構；毗鄰該柵極結構在該半導體材料層中形成缺口 ；並使用填充劑半導體材料至少部分填充該缺口，以在該缺口中形成刻面形半導體區域。還提供製造半導體器件的另一方法。這個方法開始於提供具有半導體材料層的襯底。該方法通過創建覆蓋該半導體材料層的柵極結構』tt鄰該柵極結構在該半導體材料層中形成刻面形缺口，以及在該刻面形缺口的暴露表面上形成矽化物接觸區域而繼續。在半導體器件的實施方式中可發現上述及其它方面，其包括半導體材料層、覆蓋該半導體材料層的柵極結構、在該半導體材料層中的溝道區、該溝道區覆蓋該柵極結構以及在該半導體材料中的源極和漏極區，該溝道區位於該源極區和漏極區之間。該半導體器件還包括覆蓋該源極區和漏極區的刻面形矽化物接觸區域。提供本發明內容是為了以簡化的形式介紹概念的選擇，下面在具體實施方式
部分會進一步描述。本發明內容不是為了確定所要求保護的主題的關鍵特徵或必要特徵，也不是為了用於協助確定所要求保護的主題的範圍。


結合以下附圖，參考具體實施方式
和權利要求，可以得到對本主題的更完整的理解，在各圖中類似的參考標號指示類似的元素。圖1-4是描繪半導體器件的柵極結構的形成的剖面視圖；以及圖5是具有三個毗鄰的柵極結構的半導體器件結構的剖面視圖；圖6-11是描繪根據第一實施方式的半導體器件的製造的剖面視圖；圖12-14是描繪根據第二實施方式的半導體器件的製造的剖面視圖；以及圖15和16是描繪根據第三實施方式的半導體器件的製造的剖面視圖。
具體實施例方式以下具體實施方式
在本質上是示意性的，不是為了限制本主題的實施方式或這些實施方式的應用或使用。本文使用的詞語「示例性」意味著「充當示例、實例或示意」。本文描述為「示例性」的任何實現不必然被解釋為相對其它實現是優選的或更好的。而且，不受在前面的技術領域、背景技術、發明內容或下面的具體實施方式
中介紹的任何明示或暗示的理論的限制。為了簡明，本文不詳細描述有關半導體器件製造的傳統方法。而且，本文描述的各種任務和工藝步驟可以合併到更全面的流程或工藝中，該流程或工藝具有本文沒有詳細描述的更多的步驟或功能。尤其是，基於半導體的電晶體的製造中的各步驟是大家所熟知的， 因此，為了簡明，本文只是簡單地提到或者完全省略了許多傳統的步驟，而沒有提供眾所周知的工藝細節。本文所述的科技和技術可被用於製造MOS電晶體器件，包括NMOS電晶體器件、 PMOS電晶體器件和CMOS電晶體器件。儘管術語「M0S器件」本身指的是具有金屬柵極電極和氧化物柵極絕緣體的器件，然而此術語在本文全文中用於指示任何的半導體器件，其中該半導體器件包括位於柵極絕緣體(無論是氧化物還是其它絕緣體)上方的導電柵極電極 (無論是金屬的還是其它導電材料的)，該柵極絕緣體又位於半導體襯底上方。本文描述的製造工藝帶來相對於傳統工藝更大的矽化物接觸尺寸和更低的接觸電阻。在實踐中，對於相同的柵極節距和相同的墊片大小，本文描述的製造工藝能將矽化物接觸的尺寸增大多達百分之四十(與傳統工藝相比)。因而，如下所述的新方案減小了矽化物接觸電阻並因此減小了半導體電晶體器件的外電阻。這帶來驅動電流/速度的顯著提升。圖1-4是描繪半導體器件的柵極結構的形成的剖面視圖。該製造工藝開始於提供或形成具有半導體材料102的層的襯底100。儘管可以使用任何合適的半導體材料，然而對於本實施方式，半導體材料102是矽材料，其中本文使用的術語「矽材料」涵蓋通常在半導體行業中使用的大致單晶和相對純的矽材料，以及混有其它元素(比如鍺、碳等)的矽。替代地，半導體材料102可以是鍺、砷化鎵等等。根據具體實施方式
，半導體材料102可以被如此定向以便其{100}平面或其{110}平面對應於其上表面103。半導體材料102可以初始是N型或P型之一(但通常是P型)，而隨後以適當方式摻雜半導體材料102以形成有源區(active regions)。有源區能用於電晶體器件的源極區和漏極區。半導體材料層102可以實現於絕緣體矽(SOI)襯底中，其中半導體材料102位於絕緣體材料層上，而絕緣體材料層又由載體層支撐。替代地，半導體材料層102可以實現於體塊(bulk)矽襯底而不是SOI 襯底中。圖1描繪了在半導體材料102上形成柵極絕緣體層104、在柵極絕緣體層104上形成柵極電極材料層106、在柵極電極材料層106上形成襯墊(pad)氧化物層108以及在襯墊氧化物層108上形成襯墊氮化物層110後的襯底100。所產生的結構包括覆蓋半導體材料102的柵極絕緣體層104、覆蓋柵極絕緣體層104的柵極電極材料106、覆蓋柵極電極材料106的襯墊氧化物層108以及覆蓋襯墊氧化物層108的襯墊氮化物層110。柵極絕緣體層104通常由氧化物材料(例如，氧化矽)形成。柵極絕緣體層104可以由一層熱生長的二氧化矽或沉積的絕緣體，比如氧化矽、氮化矽，高k柵極電介質，比如 Hf02、HfSi02、HfSi0N等形成。柵極絕緣體層104優選具有約I-IOnm的厚度，儘管實際的厚度可以根據該電晶體在所實現的電路中的具體應用來確定。沉積的絕緣體可以是通過例如化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、等離子增強化學氣相沉積(PECVD)或原子層沉積(ALD)沉積的。柵極電極材料106可以是而不限於金屬材料；多晶矽材料；高介電常數金屬材料等等。根據某些實施方式，柵極電極材料106是作為無摻雜多晶矽沉積的，隨後通過離子注入而摻入雜質。作為一個示例，該多晶矽可以是通過矽烷的氫還原由LPCVD沉積的。然而， 可以使用額外的工藝步驟實現圖1中所示的結構。例如，襯墊氧化物層108在柵極電極材料106上生長到期望厚度，並使用適當的化學氣相沉積(CVD)技術將襯墊氮化物層110沉積在襯墊氧化物層108上方。然後圖1中所示的襯底100被以光刻方式圖案化且下面的襯墊氮化物層110、襯墊氧化物層108、柵極電極材料106和柵極絕緣體層104被蝕刻以在半導體材料102上形成柵極堆垛112(圖2、。柵堆棧112包括從柵極絕緣體層104形成的柵極絕緣體114、從柵極電極材料106形成的柵極電極116以及從襯墊氮化物層110形成的氮化物蓋(cap) 118。 柵極堆垛112還包括位於柵極電極116和氮化物蓋118之間的襯墊氧化物120。通過例如使用氯或HBr/02化學物質的活性離子蝕刻(RIE)多晶矽可以被蝕刻為期望的圖案且例如通過使用CHF3、CF4或SF6化學物質的RIE可以蝕刻硬掩模和柵極絕緣材料。儘管在圖2中所示的工藝中的步驟之後可以執行其它製造步驟或子工藝，然而此示例通過毗鄰柵極堆垛112的側壁形成墊片122而繼續(圖幻。墊片122通常是通過保形沉積覆蓋柵極堆垛112和半導體材料102的暴露表面的介電材料層而形成的。該介電材料是適當的絕緣體，比如氧化矽和/或氮化矽，優選為氮化矽。該介電材料可以通過例如原子層沉積(ALD)、CVD、LPCVD、半大氣壓化學氣相沉積(SACVD)或PECVD以已知方式沉積。該介電材料被沉積到一定厚度以使得在各向異性蝕刻之後，形成的墊片122的寬度適於進行後續的工藝步驟。在典型實現中，該介電材料層被沉積到約5-50nm的厚度。根據一個示例性實施方式，該工藝繼續進行該介電材料層的各向異性蝕刻以形成墊片122，如圖3中所示。該介電材料層可以使用合適的蝕刻化學物質通過例如RIE蝕刻。如圖所示，所產生的墊片122是如此形成的以便它們毗鄰柵極堆垛112的側壁。儘管其它製造步驟或子工藝可以在圖3中所示的工藝中的步驟之後執行，然而本示例通過毗鄰墊片122的側壁形成可處理(disposable)墊片IM而繼續(圖4)。儘管沒有獨立示出，絕緣體材料層(優選地，與用於形成墊片122的材料相同)被沉積在半導體材料102的暴露表面上；此絕緣體材料充當可處理墊片124的形成的蝕刻阻擋(etch stop)。 在這層絕緣體材料形成後，適當的墊片材料被保形沉積而覆蓋柵極堆垛112、墊片122和該絕緣體材料層。此墊片材料優選是絕緣體材料，比如氧化矽和/或氮化矽(通常，氮化矽是與多晶矽柵極電極一起使用的，且氧化矽是與高k金屬柵極電極一起使用的)。該墊片材料可以通過例如ALD、CVD、LPCVD、SACVD或PECVD以已知方式沉積。該墊片材料被沉積到一定厚度從而在各向異性蝕刻之後，形成的可處理墊片124的寬度適於進行後續工藝步驟。在典型實現中，該墊片材料被沉積到約5-50nm。根據一個示例性實施方式，該工藝繼續進行該墊片材料層和下面的絕緣體材料層的各向異性蝕刻，如圖4中所示。這些步驟可包括，例如，使用合適的蝕刻化學物質的RIE。如圖所示，所產生的可處理墊片1 被形成在剩餘的絕緣體材料126上。如下面更詳細地描述的，可處理墊片124的側壁可被用於限定某些自對準特徵的邊界，比如半導體材料102中的缺口。柵極堆垛112、墊片122可處理墊片IM和絕緣體材料126的結合在本文可稱為柵極結構128，如圖4中指示的。值得注意的是，圖1-4描繪了僅僅一個柵極結構128的創建。然而，在實踐中，半導體器件可包括並排且彼此毗鄰的多個柵極結構128。例如，圖5顯示了包括根據上面描述的工藝步驟形成的至少三個柵極結構128的一個實施方式。圖5中的箭頭130代表相鄰柵極結構1 之間的矽化物接觸窗。如同前面解釋的，該矽化物接觸窗的大小隨著小尺度工藝節點技術而縮小，從而減小了可能的矽化物-到-矽接觸面積且因而增加了該器件的接觸電阻。圖6-11是描繪根據第一實施方式的半導體器件200的製造的剖面視圖。以下描述假定已經形成並提供了如圖5所示的器件結構。在這方面，儘管在形成圖5中所示的器件結構之後可以執行其它製造步驟或子工藝，然而本示例通過蝕刻步驟而繼續，該蝕刻步驟優選使用各向異性蝕刻技術。根據本實施方式，柵極結構1 被用作硬蝕刻掩模以毗鄰柵極結構1 在半導體材料102中形成缺口 202(圖6)。可以使用任何合適的蝕刻劑或化學物質(比如氯或HBr/化化學物質)各向異性地蝕刻缺口 202。控制此蝕刻步驟以形成具有對於給定器件結構具有期望深度的缺口 202。值得注意的是，缺口 202與可處理墊片IM 自對準。應該理解，本文使用的自對準意思是缺口 202的朝內的側面自然形成以便它們與可處理墊片124的朝外的側面對準。這種自對準特徵在圖6中很明顯，其中它看上去就像可處理墊片124的豎直側壁繼續向下以形成缺口 202的相應的朝內的側壁一樣。此特定實施方式對應於PMOS電晶體器件的製造。而且，對於此實施方式，半導體材料102的晶體取向(crystal orientation)使得暴露的缺口表面204對應於半導體材料 102的{110}平面。儘管其它製造步驟或子工藝可以在形成缺口 202之後執行，本示例通過用填充劑半導體材料205至少部分填充缺口 202而繼續，以在缺口 202中形成刻面形半導體區 206(圖7和圖8)。在此步驟期間，填充劑半導體材料205可以是無摻雜半導體材料或原地摻雜半導體材料。本文使用的「原地摻雜」意思是當生長基質材料時將合適的摻雜物引入該基質材料中。原地摻雜矽材料可以在此處被使用以便該材料無需經歷後續的為摻雜而進行的離子注入。在此實施方式中，填充劑半導體材料205是通過在缺口 202中選擇性外延 (epitaxially)生長該材料而形成的應力感生(stress-inducing)半導體材料。對於此處描述的PMOS電晶體實現，填充劑半導體材料205通常是矽鍺(其可以原地摻雜有硼)。另一方面，對於NMOS電晶體實現，填充劑半導體材料205通常是矽碳(其可原地摻雜有磷)。圖7描繪了在刻面形半導體區域206的形成過程中的填充劑半導體材料205，而圖8描繪了刻面形半導體區域206完全形成後的填充劑半導體材料205。值得注意的是，外延生長填充劑半導體材料205的步驟是在某些生長條件下進行的，該生長條件促進刻面形半導體區域206的形成(而不是像傳統上使用現有技術製造工藝形成的平坦區域)。參考圖8，對於此實施方式，每個刻面形半導體區域206包括相對於襯底指向上的刻面區域208。 換句話說，每個刻面區域208指向在其兩個毗鄰柵極結構1 之間限定的區域；這種指向對著相應的缺口表面204。這些指向上的刻面區域208來自生長條件，該生長條件促進對其 {110}平面相對較高的填充劑半導體材料205的生長率和對其{111}平面相對較低的填充劑半導體材料205的生長率。如同前面提到的，當從圖8的視角觀看時，填充劑半導體材料 205的{110}平面對應於水平面(類似於由缺口表面204限定的平面)。填充劑半導體材料205的{111}平面是以相對於{110}平面呈大約45度角而形成的。該大約45度的輪廓在圖8的剖面視圖中是清晰可見的，其中每個刻面區域208的頂點代表兩個{111}平面的交點。以合適方式控制形成刻面形半導體區域206的生長條件以產生期望的生長特性。這些生長條件可包括但不限於生長溫度(這是確定刻面形狀的主要的關鍵生長參數)。例如，朝向上的刻面區域208可以通過以相對較高(相對於傳統外延生長技術)的生長溫度外延生長填充劑半導體材料205而獲得。根據某些實施方式，填充劑半導體材料205是在約600-650攝氏度範圍內的可控生長溫度下形成的。值得注意的是，這些指向上的刻面區域208的形成是自我限制的(self-limiting)，因為，當這兩個{111}平面在平面區域208 的頂點相交時停止生長(或生長率顯著下降)。儘管接下來可執行其它製造步驟或子工藝，然而本示例通過使用適當的溼蝕工藝而去除可處理墊片1 和氮化物蓋118而繼續。這種溼刻(通常，使用熱的亞磷酸，其只選擇性地蝕刻氮化矽而將氧化物和矽基本上保持原樣)導致圖9中所示的結構。如圖所示， 柵極電極上的氧化物207現在暴露。然後，從絕緣體材料(比如氧化矽和/或氮化矽，優選氮化矽)形成最終墊片209。在實踐中，最終墊片209可以使用公知材料沉積、蝕刻和可能的其它步驟而形成。另外，去除氧化物207以提供圖10中所示的結構。氧化物207可以通過適當的矽化物預清潔溼刻(例如，緩衝的HF或稀釋的HF)工藝而去除。
儘管此時可以執行其它製造步驟或子工藝，然而本示例通過在刻面形半導體區域 206上形成矽化物接觸區域210而繼續(圖11)。另外，矽化物接觸區域212可以在多晶矽柵極電極上形成。在這方面，圖11描繪了執行許多公知工藝步驟之後的半導體器件200。 為了簡明，不詳述這些中間步驟。在形成最終墊片209之後，執行適當的矽化工藝以形成金屬矽化物接觸區域 210/212。矽化物形成(silicide-forming)金屬層(未示)被沉積在刻面形半導體區域206 的表面上和柵極電極的表面上。該矽化物形成金屬可以通過濺射到約5-50nm的厚度(優選到約IOnm的厚度)而沉積。然後加熱該器件結構(例如通過迅速熱退火)以形成金屬矽化物接觸區域210/212。該矽化物形成金屬可以是例如鈷、鎳、錸、釕或鈀或其合金。不與暴露的矽接觸的任何矽化物形成金屬在加熱過程中不發生反應並因此不形成矽化物。這些多餘的金屬可以通過溼刻或任何合適製程去除。然後，可以執行任何數量的公知工藝步驟以完成PMOS電晶體器件的製造。這些額外的步驟可包括但不限於離子注入；在柵極結構1 和半導體器件200的其它特徵上方形成絕緣層；拋光該絕緣層；圖案化並選擇性蝕刻該絕緣層以在矽化物接觸區域210/212 上限定通孔(小孔)；通過在通孔孔中沉積金屬(比如鎢)在該絕緣層中形成導電插頭 (plug)；以及在需要時形成導電金屬跡線/線以建立與導電插頭的電接觸(這種導電金屬跡線/線通常形成在半導體器件200的金屬-1 (Ml)層中)。儘管半導體器件200的上述描述針對PMOS實現，對於NMOS實現也可以獲得類似的器件結構。半導體器件200的上述描述大多也適用於NMOS器件結構。然而，對於NMOS 實現，該水平面(類似於缺口表面204限定的平面)對應於半導體材料102的{100}平面。 另一個差別是NMOS實現的填充劑半導體材料通常是矽碳(而不是矽鍺)。在某些可控外延生長條件下，可以形成指向上的刻面形半導體區域。在這種實施方式中，該刻面形半導體區域的成角度表面對應於填充劑半導體材料的{111}平面。圖12-14是描繪根據第二實施方式的半導體器件300的製造的剖面視圖。此實施方式涉及P型電晶體器件的製造。下面的描述假定已經形成並提供了圖6中所示的器件結構。在這方面，儘管在形成圖6中所示的器件結構之後可以執行其它製造步驟或子工藝，然而本示例通過用填充劑半導體材料302至少部分填充缺口 202而繼續，以在缺口 202中形成刻面形半導體區域304 (圖12和圖1 。在此步驟器件，填充劑半導體材料302可以是無摻雜半導體材料或原地摻雜半導體材料，如同上面針對半導體器件200所述。在此實施方式中，填充劑半導體材料302是應力感生半導體材料，其是通過在缺口 202中選擇性地外延生長如矽鍺或矽碳等材料(對於NMOS實現)而形成的。圖12描繪了刻面形半導體區域304形成過程中的填充劑半導體材料302，而圖13 描繪了在刻面形半導體區域304完全形成後的填充劑半導體材料302。值得注意的是，外延生長填充劑半導體材料302的步驟是在某些生長條件下進行的，該生長條件促進指向下的刻面形半導體區域304的形成(而不是傳統上使用現有技術製造工藝形成的平坦區域)。 參考圖13，對於本實施方式，每個刻面形半導體區域304包括相對於該襯底指向下的刻面區域306。換句話說，每個刻面區域306朝向相應的缺口表面204。這些朝向下的刻面區域來自促進對其{111}平面相對較高的填充劑半導體材料302生長率而對於其{110}平面相對較低的填充劑半導體材料302生長率的生長條件。填充劑半導體材料302的{111}平面是以相對於{110}平面呈大約45度角而形成的。該大約45度的輪廓在圖13的剖面視圖中清晰可見，其中每個刻面區域306的指向代表兩個{111}平面的交點。以合適方式控制形成刻面形半導體區域304的生長條件以產生期望的生長特性。 在這種情況下，朝向下的刻面區域306可以通過以相對較低的生長溫度(與傳統外延生長技術相比)外延生長該填充劑半導體材料302而獲得。根據某些實施方式，該填充劑半導體材料302是在約500-580攝氏度的範圍內的受控生長溫度下形成的。值得注意的是，這些朝向下的刻面區域306的形成是自我限制的，因為當兩個{111}平面相交以形成V形時填充劑半導體材料302停止生長(或生長率顯著降低)。儘管此時可以執行其它製造步驟或子工藝，然而本示例通過在刻面形半導體區域 304上形成矽化物接觸區域308而繼續(圖14)。另外，矽化物接觸區域310可形成與多晶矽柵極電極上。在這方面，圖14描繪了完成於矽化有關的工藝步驟(如上面針對半導體器件200所述的)之後的半導體器件300。然後，可以執行任意數量的公知工藝步驟以完成 PMOS電晶體器件的製造。在上面對半導體器件200的描述中提到了許多這種工藝步驟。在實踐中，朝向上的矽化物接觸(圖11)優選地可在朝向下的矽化物接觸(圖14) 上方。這是由於以下事實朝向上的矽化物接觸既提供了更低的接觸電阻，又提供了向溝道區施加的更高的應力。圖15和16是描繪根據第三實施方式的半導體器件400的製造的剖面視圖。本實施方式適用於PMOS和NMOS電晶體器件，其中半導體材料102被定向在其{100}平面或其 {110}平面上。下面的描述假定已經提供並形成了如圖5中所示的器件結構。在這方面， 儘管在形成圖5中所示的器件結構之後可以執行其它製造步驟或子工藝，然而本示例通過蝕刻步驟而繼續，該蝕刻步驟優選使用以不同速率攻擊不同晶體平面的合適的溼刻化學物質。根據本實施方式，柵極結構1 被用作硬蝕刻掩模以毗鄰柵極結構1 在半導體材料 102中形成刻面形缺口 402。刻面形缺口 402可以使用任何合適的蝕刻劑或化學物質蝕刻，該蝕刻劑或化學物質以相對較低的速率蝕刻半導體材料102的{111}平面，而以相對較高的速率蝕刻半導體材料102的{100}和{110}平面。在某些示例性實施方式中，刻面形缺口 402是通過用基於氫氧化鉀(KOH)的蝕刻劑蝕刻半導體材料102而形成的。替代地(或附加地)，對本步驟可以使用基於氫氧化四甲銨(TMAH)的蝕刻劑。這些蝕刻劑以比其它表面平面(包括{100} 和{110}平面)顯著更低的速率攻擊矽的{111}表面。在這方面，基於KOH的蝕刻劑能夠以為矽表面平面{111}的蝕刻速率的高達約100倍的速率蝕刻大多數矽表面平面。類似地， 基於TMAH的蝕刻劑能夠以為矽表面平面{111}的蝕刻速率的高達約37倍的速率蝕刻大多數矽表面平面。再參考圖15，刻面形缺口 402的暴露表面對應於{111}平面。因此，由於不同的平面蝕刻速率，在蝕刻步驟過程中形成朝向下的刻面形缺口 402。從圖15的視角來看，所產生的暴露表面404相對於水平面成大約45度。值得注意的是，基於KOH和TMAH的蝕刻溶液對於氮化矽和氧化矽是選擇性的。相應地，可以很容易地以與用於形成源極/漏極區的現有NMOS和PMOS工藝步驟不矛盾的方式形成刻面形缺口 402。儘管此時可以執行其它製造步驟或子工藝，然而本示例通過在刻面形缺口 402的暴露表面404上形成矽化物接觸區域406而繼續(圖16)。另外，矽化物接觸區域408可形成與多晶矽柵極電極上。在這方面，圖16描繪了完成與矽化有關的工藝步驟(如上面針對半導體器件200所述的)之後的半導體器件400。然後，可以執行任意數量的公知工藝步驟以完成半導體器件400的製造。在上面對半導體器件200的上下文中提到了許多這種工藝步驟。再參考圖11，完成的半導體器件200大體包括而不限於半導體材料層102、覆蓋該半導體材料層102的柵極結構128、在該半導體材料層中的源極和漏極區216以及在該半導體材料層102中的溝道區218。每個溝道區218位於相應的柵極結構1 下方，且每個溝道區218位於相應的源極和漏極區216之間，如同熟悉MOS電晶體的製造、設計與運作的人所理解的。填充劑半導體材料205可對應於源極和漏極區216，而覆蓋該源極和漏極區216 的刻面形矽化物接觸區域210允許在該器件的工作過程中向該源極和漏極區216施加合適的電壓。如同上面解釋的，刻面形半導體區域206是由半導體材料102的{111}平面部分限定的。參考圖14和圖16，所完成的半導體器件300/400還將包括源極、漏極和溝道區，如同前一段所描述的。因此，本文所述的各實施方式利用刻面形矽化物接觸，其可以是指向上的或指向下的。而且，該刻面形矽化物接觸可以在半導體材料102本身上或在位於半導體材料102中形成的缺口中的填充劑半導體材料上形成。與傳統矽化物接觸(其被設計為在接觸窗內是平坦的)相比，成大約45度角的矽化物接觸將有效的接觸尺寸(矽化物-到-矽接觸面積)增加了約百分之四十。本文描述的不同實施方式均具有這種共同特性。然而，對於半導體器件400，該刻面角度可以根據特定的蝕刻步驟和蝕刻劑化學物質而改變。因此，有效接觸尺寸的增加可以大於或小於百分之四十。然而，在本文所述的任何實施方式中，對於小尺度節點技術(例如，32nm技術)，成角度的矽化物接觸是理想的。儘管上面的詳細描述中已經介紹了至少一個示例性實施方式，然而應當理解，存在許多的變形。還應當理解，本文所述的一個或更多示例性實施方式不是為了以任何方式限制所請求保護的主題的範圍、實用性或配置。相反，上述的具體實施方式
將為本領域的技術人員提供實現所述一個或更多實施方式的方便的路線圖。應當理解，在各元素的功能和排列上可以進行各種改變而不違背該權利要求所限定的範圍，包括在提出本專利申請時已知的等同和可預見的等同。
權利要求
1.一種製造半導體器件O00，300)的方法，所述方法包含 提供具有半導體材料(102)的層的襯底(100)；建造覆蓋所述半導體材料(102)的層的柵極結構(112，128)； 毗鄰所述柵極結構(112，128)在所述半導體材料(102)的層中形成缺口 Ο02)；以及用填充劑半導體材料(205,30 至少部分填充所述缺口(20 ，以在所述缺口(202)中形成刻面形半導體區域006，304)。
2.根據權利要求1所述的方法，其中至少部分填充所述缺口(20 包含在所述缺口 (202)中外延生長所述填充劑半導體材料005，302)。
3.根據權利要求2所述的方法，其中外延生長所述填充劑半導體材料(205,30 是在促進刻面形半導體區域006，304)的形成的生長條件下進行的。
4.根據權利要求3所述的方法，其中所述半導體器件(300)是PMOS電晶體器件；在所述半導體材料(10 的層中形成缺口(20 帶來對應於所述半導體材料(102)的所述{110}平面的暴露的缺口表面(204)；外延生長所述填充劑半導體材料(30 是在促進對其{111}平面的相對較高的所述填充劑半導體材料(302)的生長率，而對其{110}平面的相對較低的所述填充劑半導體材料 {302}的生長率的生長條件下進行的；以及所述刻面形半導體區域(304)包含相對於所述襯底(100)指向下的刻面區域(306)。
5.根據權利要求4所述的方法，其中外延生長所述填充劑半導體材料(30 是在相對較低的生長溫度下進行的。
6.根據權利要求5所述的方法，其中外延生長所述填充劑半導體材料(30 是在約 500-580攝氏度範圍內的生長溫度下進行的。
7.根據權利要求3所述的方法，其中所述半導體器件(200)是PMOS電晶體器件；在所述半導體材料(10 的層中形成缺口(20 帶來對應於所述半導體材料(102)的所述{110}平面的暴露的缺口表面(204)；外延生長所述填充劑半導體材料(20 是在促進對其{111}平面的相對較高的所述填充劑半導體材料O05)的生長率，而對其{110}平面的相對較低的所述填充劑半導體材料 {205}的生長率的生長條件下進行的；以及所述刻面形半導體區域(206)包含相對於所述襯底(100)朝向上的刻面區域008)。
8.根據權利要求7所述的方法，其中外延生長所述填充劑半導體材料(20 是在相對較高的生長溫度下進行的。
9.根據權利要求8所述的方法，其中外延生長所述填充劑半導體材料(20 是在約 600-650攝氏度範圍內的生長溫度下進行的。
10.根據權利要求1所述的方法，其中至少部分填充所述缺口(20 包含在所述缺口中原地外延生長摻雜半導體材料005，302)。
11.根據權利要求1所述的方法，進一步包含在至少部分填充所述缺口(20 之後，在所述刻面形半導體區域(206，304)上形成矽化物接觸區域010，308)。
12.根據權利要求1所述的方法，其中至少部分填充所述缺口(20 包含用應力感生半導體材料(205,30 至少部分填充所述缺口(202)。
13.—種製造半導體器件G00)的方法，所述方法包含 提供具有半導體材料(102)的層的襯底(100)；建造覆蓋所述半導體材料(102)的層的柵極結構(112，128)；毗鄰所述柵極結構(112，128)在所述半導體材料(10 的層中形成刻面形缺口 G02)；以及在所述刻面形缺口(40 的暴露表面(404)上形成矽化物接觸區域006)。
14.根據權利要求13所述的方法，其中形成刻面形缺口(40 包含以相對較低的速率蝕刻所述半導體材料(102)的所述{111}平面，而以相對較高的速率蝕刻所述半導體材料 (102)的所述{100}平面。
15.根據權利要求13所述的方法，其中形成刻面形缺口(40 包含以相對較低的速率蝕刻所述半導體材料(102)的所述{111}平面，而以相對較高的速率蝕刻所述半導體材料 (102)的所述{110}平面。
16.根據權利要求13所述的方法，其中形成刻面形缺口(40 包含用基於氫氧化鉀 (KOH)的蝕刻劑蝕刻所述半導體材料(102)。
17.根據權利要求13所述的方法，其中形成刻面形缺口(40 包含用基於氫氧化四甲銨(TMAH)的蝕刻劑蝕刻所述半導體材料(102)。
18.一種半導體器件Q00，300，400)，包含 半導體材料(102)的層；覆蓋所述半導體材料(102)的層的柵極結構(112，128)；在所述半導體材料(102)的層中的溝道區018)，所述溝道區(218)位於所述柵極結構 (112,128)下方；在所述半導體材料(10 的層中的源極和漏極區域016)，所述溝道區(218)位於所述源極和漏極區(216)之間；以及覆蓋所述源極和漏極區016)的刻面形矽化物接觸區域Ο10，308，406)。
19.根據權利要求18所述的半導體器件000，300，400)，進一步包含毗鄰所述柵極結構(112，128)在所述半導體材料(102)的層中的刻面形缺口 002)，所述刻面形缺口(402) 對應於所述源極和漏極區016)，且所述刻面形矽化物接觸區域(406)形成於所述刻面形缺口(402)的表面上。
20.根據權利要求18所述的半導體器件000，300)，進一步包含毗鄰所述柵極結構(112，128)在所述半導體材料(102)的層中形成的缺口(202)；以及位於所述缺口(20 中的半導體材料006，304)的刻面形區域，所述刻面形矽化物接觸區域(210，308)形成於所述刻面形區域006，304)的表面上。
21.根據權利要求20所述的半導體器件000)，其中 所述半導體器件(200)是PMOS電晶體器件；所述半導體材料(206)是矽鍺；以及所述刻面形區域由所述矽鍺的所述{111}平面部分限定。
22.根據權利要求20所述的半導體器件(300)，其中所述半導體器件(300)是NMOS電晶體器件；所述半導體材料(304)是矽碳；以及所述刻面形區域由所述矽碳的所述U11}平面部分限定。
全文摘要
所披露的主題涉及半導體電晶體器件和相關製造技術，其能夠用於形成具有相對於傳統矽化物接觸(contact)更大的有效尺寸的矽化物接觸。根據本文披露的工藝製造的半導體器件(200)包括半導體材料(102)的層和覆蓋於該半導體材料(102)的層上的柵極結構(112，128)。溝道區(218)形成於半導體材料(102)的層中，該溝道區(218)在該柵極結構(112，128)下。半導體器件(200)還包括在半導體材料(102)的層中的源極區和漏極區(216)，其中該溝道區(218)位於該源極和漏極區(216)之間。而且，半導體器件(200)包括覆蓋該源極區和漏極區(216)的刻面形矽化物接觸區域(210，308，406)。
文檔編號H01L21/336GK102177573SQ200980141102
公開日2011年9月7日 申請日期2009年10月5日 優先權日2008年10月10日
發明者法蘭克·斌·楊, 羅希特·波爾, 麥可·哈格羅夫 申請人:超威半導體公司