基於觸發器環的時鐘分頻方法及其時鐘分頻電路的製作方法

2024-01-23 04:47:15 1

專利名稱：基於觸發器環的時鐘分頻方法及其時鐘分頻電路的製作方法
技術領域：
本發明涉及集成電路的時鐘分頻技術，具體涉及一種基於觸發器環的時 鍾分頻方法及其時鐘分頻電路。
背景技術：
時鐘分頻電路在集成電路的設計中很常見，由於晶片的pad往往不能輸入 很高頻的時鐘，或者晶片外部沒有高頻的時鐘源，常常是從pad輸入一個頻率 比較低的時鐘，如12M的clock,這個時鐘接到內部鎖相環的輸入，鎖相環是一 種倍頻電路，可以根據較低頻輸入的時鐘產生一個高頻的時鐘，如480M的時鐘。 基於功能或功耗、面積、時序的考慮，晶片內部往往需要一個或多個功能性的 時鐘(fclkl， fclk2,....)，時鐘分頻電路就是將鎖相環輸出的高頻時鐘分頻， 產生較低頻率和佔空比的電路，晶片中常見的時鐘結構如圖l所示。對於時鐘分頻電路，目前通常的做法是採用一個counter來計數，當counter 計數到達限定值的時候重新開始計數，通過計數器的狀態來實現分頻。圖3為 現有技術中的一種6分頻電路原理圖。用verilog語言描述的一個最大可以實現63分頻的電3各是這樣的 Reg [5: 0] counter;Always ffl(posedge clock or negedge reset) If (reset)Counter [5: 0] <=#1 6， hO; Else if (counter [5: 0] == 6， h37)Counter [5: 0] <=#1 6， hO; ElseCounter [5:0] <=#1 counter [5:0] + 1， bl; Always B)(posedge clock or negedge reset)If (reset)fclk <=#1 1， bO Else if (counter [5: 0] == 6， h37)Fclk <=#1 1' bl Else if (counter [5: 0] == 6， hl5) Fclk <=#1 1， bl 其中37和15是用來決定佔空比的。從電路實現的角度，上述電路有觸發器及觸發器之間的邏輯組成，上述電 路中有7個觸發器及一些組合邏輯，從timing的角度，往往關心最長的路徑， 上述電路的最長路徑可以如下計算。 Log2 (6+6+6) =log2 (18) = 5 而每一級的組合邏輯的延時是可以估算出來的，假設為0.3ns,而觸發器的 時序要求是0. 7ns，由此推算，整個電路的延時是0.3x5+0.7 = 2. 2ns，也就 是說，這樣的電路能工作的最高頻率是454固z，如果PLL的時鐘頻率高於 454MHz,通常的分頻電路就無法工作。上述情況的通常解決方法是採用兩級分頻，不過兩級分頻存在分頻數不準 確的問題，同時在時序的分析上不方便，而且多級分頻電路有時存在電路規模 比較大的缺陷。發明內容本發明的目的在於針對現有技術所存在的缺陷，提供一種延時小、工作頻 率高，且能夠減小電路實現規模的基於觸發器環的時鐘分頻方法及其時鐘分頻 電路。本發明的技術方案如下 一種基於觸發器環的時鐘分頻方法，該方法將若 幹個觸發器的數據輸入端和數據輸出端依次相連接，最後一個觸發器的數據輸 出端與第一個觸發器的數據輸入端連接，從而形成一個觸發器環電路；根據分 頻電路對佔空比的要求選擇觸發器環中帶置位端和帶復位端的觸發器的個數， 根據時鐘波形的要求確定帶置位端和帶復位端的觸發器的位置；將觸發器環電 路接入系統分頻電路中，以最後一個觸發器的空閒數據輸出端作為觸發器環電路的輸出端，實現時鐘分頻。進一步，在上述基於觸發器環的時鐘分頻方法中，依次連接的觸發器的個 數即為所要求實現的分頻數。另一種情況，如果所要求的分頻數不是素數，則將該分頻數表達為多個素 數相乘的形式，通過分解後的素數所對應的多個觸發器環電路級聯的方式實現 分頻，以減小電路規^t。進一步，在上述基於觸發器環的時鐘分頻方法中，根據佔空比的要求，高 電平選擇若干個帶置位端的觸發器依次連接，低電平選擇若千個帶復位端的觸 發器依次連接。如上所述的基於觸發器環的時鐘分頻方法，其中，對於一個時鐘周期內存 在不規則形式的時鐘波形，將帶置位端的觸發器和帶復位端的觸發器交替設置， 以對應波形特點。一種基於觸發器環的時鐘分頻電路，包括若干個數據輸入端和數據輸出端 依次相連接的觸發器，最後一個觸發器的數據輸出端與第一個觸發器的數據輸 入端連接，形成一個觸發器環電路，最後一個觸發器的空閒數據輸出端作為觸 發器環電路的輸出端。如上所述的基於觸發器環的時鐘分頻電路，其中，觸發器環中觸發器的個 數對應所要求實現的分頻數。進一步，在上述基於觸發器環的時鐘分頻電路中，包括多個依次串聯的觸 發器環，前一個觸發器環的輸出端與後一個觸發器環的時鐘端連接，形成級聯 型時鐘分頻電^各。如上所述的基於觸發器環的時鐘分頻電路，其中，所述的觸發器包括帶置 位端和帶復位端的觸發器，高電平選擇若千個帶置位端的觸發器依次連接，低 電平選擇若干個帶復位端的觸發器依次連接。本發明所提供的時鐘分頻方法及其電路結構的突出特點是分頻數的大小不 影響電路工作的最高頻率，因此可以使分頻電路正常的工作在相對很高的時鐘頻率；而且由於觸發器電路的數據輸出端到數據輸入端之間是金屬線連接，延 時很小；在具體應用中，可以通過分頻電路級聯的方式實現時鐘分頻，從而可以適當減小電路實現的規模。


圖1為晶片中常見的時鐘結構電路圖。圖2為普通的帶復位端/置位端的觸發器的電路圖。 圖3為現有技術中的一種6分頻電路原理圖。 圖4為觸發器環的結構電路圖。 圖5為本發明的分頻電路在系統中的應用示意圖。
具體實施方式
下面結合附圖對本發明進行詳細的描述。觸發器是一種電路中的存儲器件， 一個普通的帶復位端/置位端的觸發器的 結構如圖2所示。D為數據輸入端，CK為時鐘端，RN/SN為復位端/置位端，Q/QN 為數據輸出端。觸發器的基本功能是，當RN/SN為0的時候，Q的輸出保持為 0/1，當RN不為0的時候，在每個CK的上升沿，D的值就被鎖存到Q,而QN在 任何時刻都保持為Q的反。可以通過選擇帶置位端或復位端的觸發器來實現不 同的初ii。本發明所提供的基於觸發器環的時鐘分頻方法是將若干個觸發器的D端和Q 端依次相連接，最後一個觸發器的Q端與第一個觸發器的D端連接，從而形成 一個觸發器環電路，其電路結構如圖4所示。根據分頻電路對佔空比的要求選 擇觸發器環中帶置位端和帶復位端的觸發器的個數，高電平選擇若干個帶置位 端的觸發器依次連接，低電平選擇若干個帶復位端的觸發器依次連接。根據時 鍾波形的要求確定帶置位端和帶復位端的觸發器的位置；將觸發器環電路接入 系統分頻電路中，以最後一個觸發器的QN端作為輸出端，實現時鐘分頻。基於觸發器環的時鐘分頻電路在系統中的應用方式可以參見圖5所示電路。 一般來說，依次連接的觸發器的個數即為所要求實現的分頻數。圖4所示 的即為一個五分頻電路，如果希望佔空比為2:3，則可以選擇DFF1、 DFF2是帶 置位端的觸發器，DFF3、 DFF4、 DFF5是帶復位端的觸發器。其工作過程是首 先reset信號為O,則每個觸發器被置初值，reset信號變為無效之後，每個時 鍾後，觸發器裡的值都會向後移一個觸發器間隔，周而復始，就可以得到一個佔空比2: 3的五分頻電路。從timing上看，這樣的電路Q端到D端之間是金屬線連接，延時^艮小，假 定0. lns，則這樣的分頻電路可以工作在1/ ( 0. 1+0. 7 ) = 1. 25GHz。並且，其分 頻數的大小不影響電路工作的最高頻率，假設如果希望得到37分頻的電路，則 可以通過37個觸發器首尾相連，而最高工作頻率仍然是1. 25GHz。對於一個時鐘周期內存在不規則形式的時鐘波形，可以將帶置位端的觸發 器和帶復位端的觸發器交替設置，以對應波形特點。如果所要求的分頻數不是素數，則將該分頻數表達為多個素數相乘的形式， 通過分解後的素數所對應的多個觸發器環電路級聯的方式實現分頻，以減小電 路規模。例如，如果希望得到14分頻的電路，可以將14表達為素數相乘的形 式，即14=7 x 2,然後構建兩個分別由7個觸發器和2個觸發器構成的觸發器環， 將兩個觸發器環串聯組成觸發器環級聯電路，便可以通過9個觸發器實現14分 頻電路，從而從一定程度上減小了電路實現的規模。域技術人員根據本發明的技術方案得出其他的實施方式，同樣屬於本發明的技 術創新範圍。
權利要求
1.一種基於觸發器環的時鐘分頻方法，其特徵在於該方法將若干個觸發器的數據輸入端和數據輸出端依次相連接，最後一個觸發器的數據輸出端與第一個觸發器的數據輸入端連接，從而形成一個觸發器環電路；根據分頻電路對佔空比的要求選擇觸發器環中帶置位端和帶復位端的觸發器的個數，根據時鐘波形的要求確定帶置位端和帶復位端的觸發器的位置；將觸發器環電路接入系統分頻電路中，以最後一個觸發器的空閒數據輸出端作為觸發器環電路的輸出端，實現時鐘分頻。
2. 如權利要求1所述的基於觸發器環的時鐘分頻方法，其特徵在於依次 連接的觸發器的個數即為所要求實現的分頻數。
3. 如權利要求1所述的基於觸發器環的時鐘分頻方法，其特徵在於如果 所要求的分頻數不是素數，則將該分頻數表達為多個素數相乘的形式，通過分 解後的素數所對應的多個觸發器環電路級聯的方式實現分頻。
4. 如權利要求1或2或3所述的基於觸發器環的時鐘分頻方法，其特徵在 於根據佔空比的要求，高電平選擇若干個帶置位端的觸發器依次連接，低電 平選"^奪若干個帶復位端的觸發器依次連接。
5. 如權利要求4所述的基於觸發器環的時鐘分頻方法，其特徵在於對於 一個時鐘周期內存在不規則形式的時鐘波形，將帶置位端的觸發器和帶復位端 的觸發器交替設置，以對應波形特點。
6. —種基於觸發器環的時鐘分頻電路，其特徵在於該電路包括若干個數 據輸入端和數據輸出端依次相連接的觸發器，最後一個觸發器的數據輸出端與 第一個觸發器的數據輸入端連接，形成一個觸發器環電路，最後一個觸發器的 空閒數據輸出端作為觸發器環電路的輸出端。
7. 如權利要求6所述的基於觸發器環的時鐘分頻電路，其特徵在於觸發 器環中觸發器的個數對應所要求實現的分頻數。
8. 如權利要求6所述的基於觸發器環的時鐘分頻電路，其特徵在於該電 路包括多個依次串聯的觸發器環，前一個觸發器環的輸出端與後一個觸發器環 的時鐘端連接，形成級聯型時鐘分頻電路。
9. 如權利要求6或7或8所述的基於觸發器環的時鐘分頻電路，其特徵在 於所述的觸發器包括帶置位端和帶復位端的觸發器，高電平選擇若干個帶置 位端的觸發器依次連接，低電平選擇若干個帶復位端的觸發器依次連接。
全文摘要
本發明涉及集成電路的時鐘分頻技術，具體涉及一種基於觸發器環的時鐘分頻方法及其時鐘分頻電路。該方法將若干個觸發器的數據輸入端和數據輸出端依次相連接，形成一個觸發器環電路；根據分頻電路對佔空比的要求選擇觸發器環中帶置位端和帶復位端的觸發器的個數，根據時鐘波形的要求確定帶置位端和帶復位端的觸發器的位置；將觸發器環電路接入系統分頻電路中，以最後一個觸發器的空閒數據輸出端作為觸發器環電路的輸出端，實現時鐘分頻。本發明所述方法及其電路結構的分頻數大小不影響電路工作的最高頻率，可以使分頻電路正常的工作在相對很高的時鐘頻率，而且可以通過分頻電路級聯的方式實現時鐘分頻，從而可以適當減小電路實現的規模。
文檔編號H03K23/54GK101291149SQ20081011514
公開日2008年10月22日 申請日期2008年6月18日 優先權日2008年6月18日
發明者柱 楊 申請人:北京中星微電子有限公司