應用於高精度逐次逼近模數轉換器的三段式電容陣列結構的製作方法

2024-02-13 21:01:15 2

專利名稱：應用於高精度逐次逼近模數轉換器的三段式電容陣列結構的製作方法
技術領域：
本發明涉及一種應用於高精度逐次逼近模數轉換器中的數模轉換(DAC)陣列，尤其涉及一種應用於高精度逐次逼近模數轉換器的三段式電容陣列結構。
背景技術：
隨著整個集成電路和信息產業的高速發展，模數轉換器的應用更加廣泛，並朝著高速、高精度及低功耗方向發展。逐次逼近型模數轉換器(SAR ADC)在眾多模數轉換器中，具有中等轉換精度(8 16位)、中等轉換速度(5MS/s以下)、低功耗和低成本的綜合優勢，尤其因製造工藝與現代數字·互補金屬氧化物半導體(CMOS)工藝的兼容性好，易於在較低的工藝成本下實現，可廣泛應用於現代超大規模集成電路與片上系統(System on Chip,SoC)，所以在工業應用等領域中仍舊發揮著重要作用。而作為逐次逼近型模數轉換器中最重要的組成部分之一，數模轉換器(DAC)起著將參考電壓(Vref)進行二分的關鍵性作用，即通過開關的控制，使得DAC輸出電壓為Vref/2、Vref/4、Vref/8……然後再與輸入電壓(Vin)做比較，大於Vin，則對應位的碼值為0，反之為1.如此反覆進行N次比較，即可得到N位的轉換精度。但是目前傳統的DAC所用的大部分為二進位加權的電容陣列，即相鄰高位電容是低位電容容值的兩倍，如果單位電容為Ctl，那麼對於一個14位的SAR ADC而言，就需要214個單位電容，規模如此龐大的電容陣列不僅需要更大的晶片面積，而且會引入更大的寄生和工藝失配，限制了 SAR ADC精度的提高。精度為10位左右的SAR ADC目前所用的電容陣列大多採用兩段式結構，在陣列中，如果耦合電容兩邊的單位電容數量相等，對於一個N位的模數轉換器(ADC)，所需電容為2-+1^ ;不分段所需的電容為，可見，分段後電容減少為原來的1/2^-1倍，這種對面積的節約是可觀的。而如果ADC精度達到14位以上，甚至16位時，即使是兩段式，在電容面積的節省方面，也捉襟見肘。

發明內容
針對上述現有技術，本發明提供一種應用於高精度逐次逼近模數轉換器的三段式電容陣列結構。本發明在現有技術兩段式電容陣列結構的基礎之上，提出了三段式電容陣列的新型結構，並從理論和仿真中驗證了其功能的正確性。將三段式電容陣列結構應用在逐次逼近型的模數轉換器中，大幅度減小電容陣列的面積，降低功耗，減小寄生和失配造成的誤差，提高模數轉換器的轉換精度。為了解決上述技術問題，本發明一種應用於高精度逐次逼近模數轉換器的三段式電容陣列結構予以實現的技術方案是:該三段式電容陣列結構包括多個電容、第一耦合電容和第二稱合電容；第一稱合電容和第二稱合電容與多個電容的一端連接，第一稱合電容和第二耦合電容將多個電容劃分為相連的低段部、中段部和高段部，其中，所述低段部和中段部均分別包括4個電容，4個電容的大小依次為2 3)C(C為單位電容)，所述高段部包括5 9個電容，該5 9個電容的大小依次為2°C、2 (0^7)C,從而構成一 12 16位的模數轉換器ADC ;位於低段部和中段部之間的第一耦合電容的大小為1C，位於中段部和高段部之間的第二耦合電容的大小為17/16C ;低段部和中段部中每個電容的另一端均分別設有用於控制接入參考電壓Vref和接地GND的第一開關；高段部中每個電容的另一端均分別設有用於控制接入參考電壓Vref、接地GND和輸入電壓Vin的第二開關；高段部的電容中，位於與中段部相鄰一端的第二開關上的電容為補償電容，第二耦合電容與高段部相連的連線為輸出端，所述輸出端設有一控制接入共模電平Vcm的第三開關Tl。與現有技術相比，本發明的有益效果是:逐次逼近型模數轉換器精度的提高，主要是受到主DAC電容面積過大導致大的寄生和失配的限制，減小電容陣列的面積，並且在現有工藝上便於實現，是提高轉換精度的一種途徑。對於一個14位的逐次逼近型模數轉換器，如果不採用分段電容陣列結構，需要214=65536個單位電容；如果採用二段式，需要至少258個單位電容，本發明作為逐次逼近模數轉換器(SAR ADC)中的數模轉換(DAC)陣列，採用三段式結構，在完全實現「逐次逼近」功能的同時，大幅度減小了電容陣列的面積，從而減小了晶片的面積，降低功耗，避免大的寄生和失配，提高轉換精度。本發明採用三段式電容陣列結構，只需要76個單位電容，在大幅度減小電容陣列面積的同時，也避免了引入過大的寄生和失配，提高轉換器的精度。


圖1是本發明三段式主數模轉換DAC結構圖；圖2是轉換高段部最高位時的工作等效圖，其中:(a)為採樣時的主DAC等效圖；(b)為轉換時的主DAC等效圖；圖3是轉換中段部最高位時的工作等效圖，其中:(a)為採樣時的主DAC等效圖，(b)為轉換時的主DAC等效圖；圖4是本發明實施例中三段式DAC適用的ADC結構。
具體實施例方式下面結合具體實施方式
對本發明作進一步詳細地描述。逐次逼近模數轉換器是按照二分搜索的原理，將輸入的模擬信號與一個已知的參考電壓進行多次比較，在時序邏輯單元的控制下，使轉換後的數字量在數值上逐次逼近輸入模擬量的對應值。其大致過程如下:開始轉換後，先轉換最高位，時序邏輯電路先把DAC最高位的電容下極板接參考電壓Vref其餘接地GND，這樣會在數模轉換器DAC的輸出端產生l/2Vref，再將輸入被轉換的模擬信號與l/2Vref進行比較，然後把比較器的輸出反饋到時序邏輯單元，以決定下一步是將次高位的電容接Vref還是GND，即DAC下個轉換周期是輸出3/4Vref還是l/4Vref。以此類推，不斷將DAC的輸出信號與輸入被轉換的模擬信號進行對比，直到完成最低有效位(LBS)的轉換，至此各位的碼值均已確定，逐次逼近轉換完成。整個逐次逼近模數轉換器的核心就是使得DAC的輸出信號逐步靠近輸入被轉換的模擬信號，以此來確定每一位的碼值。但是隨著對SAR ADC精度要求的提高，對DAC 二分Vref的精確度要求也更 高。對於二進位加權的電容陣列，高精度意味著更多更大的電容，而這樣勢必會引入更大的寄生和失配，限制精度。
本發明應用於高精度逐次逼近模數轉換器的三段式電容陣列結構，包括多個電容、第一稱合電容和第二稱合電容。第一稱合電容和第二稱合電容與多個電容的一端連接,第一稱合電容和第二f禹合電容將多個電容劃分為相連的低段部、中段部和高段部，其中，所述低段部和中段部均分別包括4個電容，4個電容的單位依次為2 (° 3)C，C為單位電容，所述高段部包括5 9個電容，該5 9個電容的單位依次為2°C、2 7)C，從而構成一 12 16位的模數轉換器ADC ；位於低段部和中段部之間的第一耦合電容的單位為1C，位於中段部和高段部之間的第二耦合電容的單位為17/16C。低段部和中段部中每個電容的另一端均分別設有用於控制接入參考電壓Vref和接地GND的第一開關。高段部中每個電容的另一端均分別設有用於控制接入參考電壓Vref、接地GND和輸入電壓Vin的第二開關。高段部的電容中，位於與中段部相鄰一端的第二開關上的電容為補償電容，第二耦合電容與高段部相連的連線為輸出端，所述輸出端設有一控制接入共模電平Vcm的第三開關Tl。實施例:以14位精度的逐次逼近模數轉換器為例，如圖1所示的三段式電容陣列，第一耦合電容IC和第二耦合電容17/16C將由15個電容構成的電容陣列分為三段，從左至右，依次為4個電容構成的低段部、4個電容構成的中段部和7個電容構成的高段部，除高段部中的一個補償電容外，其它電容分別順次的對應著14位中的第I 4、5 8、9 14位，每個電容下面是控制電容接入參考電壓Vref，接地GND和輸入電壓Vin的開關SO S14。高段部中SO開關上面的是IC的補償電容，整個數模轉換器DAC的輸出端在其最右邊，並且輸出端用第三開關Tl控制接入共模電平Vcm。在轉換階段，利用該電容陣列，可以在只增加了一個接近於I的係數的情況下，將輸入電壓Vin與l/2nVref做比較。本實施例形成的14位精度的逐次逼近模數轉換器轉換高段部最高位時的具體工作過程如下:1.採樣階段:將高段部所有電容(包括補償電容)的下極板全接輸入電壓Vin，中、低段部的所有電容接參考電壓Vref，而高、中、低段部所有電容的上極板均連接至共模電平Vcm，其等效圖如圖2(a)所示，其中，Ca是17/16C耦合電容及其以左的部分的等效電容，Cb是高段部中，除了最高位電容之外的其他電容的等效，Ce是最高位電容的等效。此時，從DAC的輸出端看進去，電容上極板的電荷量為Q1:Q1 = (Vcffl-Vin) (Cb 十 Cc)十 VcmCa (I)2.轉換階段:將圖2(a)中的等效電容Cb和等效電容Ce與輸入電壓Vin斷開，然後將等效電容Cb接地GND，等效電容Ce接參考電壓Vref，並且將所有等效電容Ca、Cb、Ce的上極板均與Vcm共模電平斷開，則VxS DAC輸出電壓值，其等效圖如圖2(b)所示。此時，再次從DAC的輸出端看進去，電容上極板的電荷量為Q2:Q2 = Vx (Cb+Ca) + (Vx-Vref) Cc ⑵
顯然，根據電荷守恆，Q1=Q2，算得DAC輸出端電壓VX為:
權利要求
1.一種應用於高精度逐次逼近模數轉換器的三段式電容陣列結構，包括多個電容，其特徵在於， 還包括第一稱合電容和第二稱合電容； 第一稱合電容和第二稱合電容與多個電容的一端連接，第一稱合電容和第二稱合電容將多個電容劃分為相連的低段部、中段部和高段部，其中，所述低段部和中段部均分別包括4個電容，4個電容的大小依次為2 3)C，所述高段部包括5 9個電容，該5 9個電容的大小依次為2°C、2 7)C，從而構成一 12 16位的模數轉換器ADC ;位於低段部和中段部之間的第一耦合電容的大小為1C，位於中段部和高段部之間的第二耦合電容的大小為17/16C ； 低段部和中段部中每個電容的另一端均分別設有用於控制接入參考電壓Vref和接地GND的第一開關； 高段部中每個電容的另一端均分別設有用於控制接入參考電壓Vref、接地GND和輸入電壓Vin的第二開關； 高段部的電容中，位於與中段部相鄰一端的第二開關上的大小為2°C的電容為補償電容，第二耦合電容與高段部相連的連線為輸出端，所述輸出端設有一控制接入共模電平Vcm的第三開關Tl。
2.根據權利要求1所述應用於高精度逐次逼近模數轉換器的三段式電容陣列結構，其特徵在於，所述高段部包括5個電容，該5個電容的單位依次為2°C、2°C J1CJ2CJ3C，從而構成一 12位的模數轉換器ADC。
3.根據權利要求1所述應用於高精度逐次逼近模數轉換器的三段式電容陣列結構，其特徵在於，所述高段部包括7個電容，該7個電容的單位依次為ZciCdciCd1Cd2Cd3Cd4C'25C,從而構成一 14位的模數轉換器ADC。
4.根據權利要求1所述應用於高精度逐次逼近模數轉換器的三段式電容陣列結構，其特徵在於，所述高段部包括8個電容，該8個電容的單位依次為ZciCdciCd1Cd2Cd3Cd4C'25C、26C，從而構成一 15位的模數轉換器ADC。
全文摘要
本發明公開了一種應用於高精度逐次逼近模數轉換器的三段式電容陣列結構，該結構中，兩個耦合電容將多個電容分為低中高三段，其中，低、中段均分別包括大小依次為2(0～3)C的4個電容，高段可以包括5～9個電容，大小依次為20C、2(0～7)C，從而構成12～16位的ADC；位於低中段之間的第一耦合電容大小為1C，位於中高段之間的第二耦合電容大小為17/16C；低、中段電容分別由第一開關控制接入Vref和GND；高段則分別由第二開關控制接入Vref、GND和Vin；高段中大小為20C的一個電容為補償電容，第二耦合電容與高段的連線為輸出端，並由第三開關T1控制接入Vcm。將本發明用於SAR ADC，可大幅度減小電容陣列面積，降低功耗，減小寄生和失配造成的誤差，從而提高ADC的精度。
文檔編號H03M1/38GK103178855SQ20131009957
公開日2013年6月26日 申請日期2013年3月26日 優先權日2013年3月26日
發明者趙毅強, 戴鵬, 趙飛, 蘆世雄 申請人:天津大學