應變半導體襯底及其製法的製作方法

2023-11-30 14:08:01

專利名稱：應變半導體襯底及其製法的製作方法
技術領域：
本發明系有關於集成電路襯底或晶圓以及製造該集成電路襯底或晶圓的製法。更具體而言，本發明系有關於一種在襯底上形成應變半導體結構(strained semiconductor structure)的方法以及一種應變半導體結構或層。
背景技術：
利用應變金屬氧化物半導體(Strained metal oxide semiconductor；SMOS)製法以透過增加矽的載子移動率(carrier mobility)而增加電晶體(MOSFET)的效能，從而降低電阻與功率的消耗並提高驅動電流、頻率響應(frequency response)以及工作速度。應變矽(strained silicon)典型的透過於矽鍺(silicon germanium)襯底或層上成長矽層予以形成。
與該矽鍺襯底相結合的矽鍺柵(silicon germanium lattice)格通常較純矽柵格之間隔為寬，隨著鍺所佔的百分比愈高該柵格間隔愈寬。由於該矽柵格系與該間隔較大的矽鍺柵格排列成一直線，因此會於該矽層產生張力應變(tensile strain)。實質上該矽原子相互間會被扯斷。
舒松矽具有包含六個等價能帶(equal valence bands)的導電能帶。施加至該矽的張力應變導致其中四個電子價能帶的能量(energy)會提高而另二個電子價能帶的能量會降低。由於量子效應(quantum effects)，當通過該較低能量的能帶時電子的有效估量的電子會減少百分的三十。因此，該較低能量的能帶提供電子流較低的電阻。此外，電子遇到來自該矽原子的原子核的較低的振動能時，會導致電子以較舒松的矽低500至1000倍的速率擴散。據此，於應變矽中的載子移動率會相較於舒松的矽中更急劇的提高，使電子移動率提高百分的八十或更高，而使電洞提高百分的二十或更高的移動率。移動率的提高已發現會將電場持續提升至1.5百萬伏特/公分。且相信這些因素會致使裝置速度在未進一步減少裝置的尺寸的情況下提高百分的三十五，或於不降低效能的情況下降低百分的二十五的功率消耗。
習知的絕緣層上覆半導體(semiconductor-on-insulator，SOI)襯底已包括應變矽層，該應變矽層系形成於掩埋氧化物層(buried oxide layer)的上，而該掩埋氧化物層則形成於基層上。該掩埋氧化物層可透過包括沉積氧於該基層上或於該基層摻雜氧等不同的製程予以形成。該應變半導體層可透過提供具有組成物(Si(1-x)Gex)的矽鍺層，其中該x大約為0.2，更廣泛而言系在0.1至0.3的範圍內。該矽鍺層可利用矽烷(silane)與鍺烷(germane)透過化學氣相沉積方式予以沉積。當沉積開始時可降低鍺烷的濃度致使該矽鍺層的最上層主要部份大部分或全部均為矽。
於SMOS製程中使用鍺會導致該集成電路襯底、層以及設備產生鍺汙染的問題。尤其是鍺的放氣作用(outgassing)或向外擴散作用(outdiffusion)會汙染與該製造設備相關聯的多種組件以及與該加工晶圓相關聯的集成電路結構。再且，鍺的放氣作用會對於薄膜的形成產生不利的影響。再者，鍺的向外擴散會導致於襯裡(liner)的界面產生鍺累積或堆積，進而導致該淺溝槽絕緣(shallow trench isolation)結構的信賴性問題。
鍺的放氣作用的問題於非常高溫以及與該淺溝槽絕緣結構的襯裡相關聯的HCI(鹽酸)周圍環境中特別顯著。舉例而言，習知的淺溝槽絕緣襯裡氧化物製程系利用大約攝氏1000度的溫度因而增加鍺的放氣作用。
因此，需要一種無需利用鍺即可形成的應變半導體結構。其次，亦需要一種用以形成高品質SMOS襯底的製法。再者，復需要一種不要求應變層沉積的SMOS晶圓形成製法。此外，需要一種不易受鍺的放氣作用影響的襯底。另外，復需要一種形成應變半導體層的新穎製法。再者，尚需要一種增強及/或增加層應變特性的壽命的晶圓製法。

發明內容
以下之一實施例系有關於一種製造集成電路襯底的方法。該集成電路襯底包括應變層。該方法包括提供基層，於該基層上提供絕緣層以及於該絕緣層上提供半導體層。該方法復包括於該基層內形成多個柱狀體(pillars)。
另一實施例系有關於一種於該基層上形成應變半導體層的方法。該方法包括於該基層蝕刻溝槽以及於該溝槽中提供具有壓縮力的材料。
又一實施例系有關於一種襯底。該襯底包括應變層以及形成於該應變層下的基層。該基層於相對該應變層的1側具有溝槽。該溝槽降低該應變層中的應力。


透過前述伴隨所附圖式的詳細說明將能夠更完全的了解該些實施例，其中相同的組件符號系表示相同的組件，該些圖式包括圖1係為依據一實施例的包括應變半導體層、氧化物層與基層的襯底的部份的斷面示意圖；圖2係為圖1中所示的部分的斷面圖，用以顯示蝕刻步驟；圖3係為圖2中所示的部分的斷面圖，用以顯示沉積步驟；圖4係為圖1中所示的部分的底面圖；圖5係為依據本發明的另一實施例的襯底的另一部分的底面示意圖；圖6係為依據本發明的另一實施例的襯底的又一部分的底面示意圖；圖7係為用以製造圖1中所示的部分的治法的基本流程圖；以及圖8係為圖1中所示的部分的斷面圖，用以顯示附屬於該襯底的機械壓縮系統。
具體實施例方式
圖1至圖8顯示襯底以及用以提供如應變矽層的應變半導體層的製法。該結構與製法可在不需要鍺摻雜或伴隨著鍺摻雜的情況下予以利用。
請參閱圖1，集成電路的部分20可為晶圓或如絕緣層上覆半導體襯底等襯底的部分，該部分20可於製法100(圖7)中予以形成且其較佳的用於應變金屬氧化物半導體(SMOS)的應用。
部分20包括由應變層50、掩埋氧化物層40以及基層30所組成的襯底。層50可包括鍺或設在包括鍺在內的多層結構。此外，於該層30下可提供支撐襯底。
於一實施例中，基層30係為單晶矽層。層30的厚度可為400至1000微米(μm)間。掩埋氧化物層40可為二氧化矽層。層40的厚度可為500至2000埃()間。應變層50較佳的為矽或矽/鍺(其中鍺可佔百分的十至三十)化。層50的厚度可為500埃。
層50較佳為由於溝槽36的集合32(顯示於圖2中)包括具有壓縮力的材料34而低於張應力(tensile stress)者。於一實施例中，溝槽36的集合32可為挖空結構(empty)且因為與該溝槽相關聯的材料的缺少而導致張應力較於層50中的張應力為小。較佳者，溝槽36的集合32可用具有壓縮力的材料34填充，該材料34可例如為等離子體增強化學氣相沉積(plasma enhanced CVD，PECVD)氮化矽(SiN)材料、金屬、或其它於沉積在溝槽36的集合32時或沉積在溝槽36的集合32後變成被壓縮的材料。若於溝槽36中需要張應力，則可利用熱成型氮化矽材料或低應力化學氣相沉積(LPCVD)氮化矽材料以取代會導致壓縮應力的等離子增強化學氣相沉積氮化矽材料。
於層30上的壓縮應力透過層40轉換為層50的張應力。部份20的壓縮層30拉伸層40與50。於可替換的實施例中，層40並不存在而層50則直接形成於層30的上。於另一實施例中，層30可作為整個主要襯底，且該主要襯底的上表面系用作為作用區(active region)。由於與溝槽36的集合32相關聯的下表面所形成的壓縮張力的故因此該上表面系承受張應力。
於一實施例中，溝槽36的集合32系相應於層50中作用區的尺寸。於一實施例中，用於定義於層50上的作用區的相同屏蔽可用以定義溝槽36的集合32。部份的溝槽36可大於其它的溝槽。舉例而言，於特定位置的小溝槽是保持該整體晶圓的完整性所必要。
具有壓縮力的材料34較佳的自該層30的下表面向層40方向延伸大約700埃。於一實施例中，溝槽36的集合32一直延伸至層40(亦即溝槽36達到層40的下表面)。於另一實施例中，溝槽36延伸至該層30的百分的七十五的深度。較佳的，溝槽36具有500至700微米的深度。較佳的，層40、層50以及層30於溝槽36的集合32形成之前已存在於部份20。
較佳的，溝槽36具有500至2000埃的寬度以及數微米(μm)的長度。溝槽36的集合32得具有錐狀外形。舉例而言，溝槽36具有梯形斷面外形且較窄的部分則系接近層40。柱狀體35的集合33系形成於溝槽32間，柱狀體35較佳的可具有略大於該溝槽36的寬度的寬度。該柱狀體35復可具有略長於或等於該溝槽36的長度的長度。
請一併參閱圖7與圖l至圖3，部分20的形成系揭露於下。於圖2中，溝槽36的集合32以光微影(photolithographic)程序予以蝕刻。墊氧化物層(pad oxide)以及氮化矽硬屏蔽可用以形成該溝槽36。
可利用作用層(active layer)光微影屏蔽定義出溝槽36。對應於層50上的隔離溝槽的該作用層光微影屏蔽的區域系對應於該集成電路晶圓後側上的溝槽36的部分。
溝槽36較佳為於乾式蝕刻程序中選擇性的蝕刻與該層40的材料(二氧化矽)相關的層30(矽)。溝槽36的集合32繫於該集成電路晶圓的層30之後側中予以蝕刻。此外，該蝕刻程序可達到層40並停止於層40。亦可利用其它可替代的溝槽形成程序以形成溝槽36。
溝槽36的集合32的形成於層30中留下柱狀體35的集合33。柱狀結構35繫於層50與40形成於層30上後予以形成。柱狀結構35的材料較佳的與層30(亦即矽)的材料相同。
請參閱圖3，於製法100中的步驟104中具有壓縮力的材料38填充於溝槽36中(顯示於圖2)。較佳的，具有壓縮力的材料，如包括氮化矽(silicon nitride)的具有壓縮力的材料填充於溝槽36中接著收縮以拉出與該溝槽36對向相連結的柱狀體35。該具有壓縮力的材料於層40中產生壓縮應力並提供張應力於其上的層40與50。
材料38可為具有壓縮力的材料或氮化物材料。於一實施例中，材料38係為等離子體增強化學氣相沉積氮化矽材料。
材料38可於如等離子體增強化學氣相沉積或噴濺(sputter)沉積等保形層沉積的程序中予以形成。材料38較佳為具有大於或等於該溝槽36的1半或250至1000埃，或於一較佳實施例中具有更厚的厚度。於氮化矽的情況中，材料38的沉積參數係為利用10至1000毫託耳(milliTorr)的壓力、10至1000的射頻功率以及攝氏100至500度的溫度的矽甲烷(SiH4)+氨(NH3)+氮(N2)。較佳的，該材料38於沉積後自然的壓縮。
請參閱圖1，材料38(顯示於圖3中)於製法100的步驟106中予以平整化以留下介於與該溝槽36的集合32相連結的柱狀結構35的集合33間的材料34。材料38可於化學機械研磨程序或其它蝕刻程序中予以平整化。
請參閱圖4，溝槽36的集合32可具有長方形之外形。依據於圖5中的另一實施例，包括材料34的溝槽36具有縱橫比(aspect ratio)相對接近於一的正方形或長方形之外形。於另一實施例中，如圖6中所提供的該材料34的圖案系隨著該層30的側面與頂面形成一角度。
於一實施例中，包括材料34的溝槽36的集合系呈現格子餅(Waffle)圖案。如前述伴隨圖1的說明，溝槽36的集合32可包括不同尺寸的溝槽。於層30中的部份溝槽與柱狀結構可依據設計標準小於或大於其它的溝槽與柱狀結構。舉例而言，集成電路晶圓為了完整性而於晶圓的某些部份會要求較高的強度並於特定的區域具有較小的溝槽。此外，於圖4至圖6中所示為溝槽36(材料34)所保留的位置的圖案將依據柱狀體35的位置而改變。
請參閱圖8，針對額外的壓縮應力提供機械系統予部分20。於此實施例中，溝槽36可形成淨空或填充有材料34。系統38可為彈簧或彈夾。於一實施例中，所提供的系統58系作為集成電路封裝建之一部分並用以包覆部分20。
於另一實施例中，材料38可為低熱阻力的材料以增加由該部分20所產生的熱對流。低熱阻力材料可包括矽及/或金屬。
應了解者系用以說明本發明的實施例所揭露的詳細圖標、特定實施例以及具體的數值僅系作為說明的用。該溝槽與柱狀結構的圖案、形狀以及尺寸並不限定於特定的態樣。本發明的方法以及裝置並不限定於所揭露的精確細節與條件。在不脫離後續本發明的權利要求書的精神之前提下可就所揭露的細節予以變化。
權利要求
1.一種製造包含應變層的集成電路襯底的方法，該方法包括提供基層；於該基層上提供絕緣層；於該絕緣層上提供半導體層；以及於該基層中形成多個柱狀體。
2.如權利要求1所述的方法，進一步包括於與該柱狀體相關聯的孔洞中提供具有壓縮力的材料。
3.如權利要求2所述的方法，進一步包括平整化該具有壓縮力的材料直至到達該基層為止。
4.如權利要求1、2或3所述的方法，其中該柱狀體具有介於2000至3000埃間的寬度。
5.如權利要求1、2或3所述的方法，其中該具有壓縮力的材料包括氮化物。
6.一種襯底，包含應變層；以及於該應變層下且於相對該應變層的一側具有溝槽的基層，該溝槽於應變層中誘發應力。
7.如權利要求6所述的襯底，其中該應變層為應變矽。
8.如權利要求6或7所述的襯底，於該溝槽中進一步包含具有壓縮力的材料。
9.如權利要求6或8所述的襯底，進一步包含介於該基層與應變層間的掩埋氧化物層。
10.一種包括於基層上的應變半導體層的替代方法，該襯底由包括下述的方法製造於該基層中蝕刻多個溝槽；以及於該溝槽中提供具有壓縮力的材料。
全文摘要
一種利用應變矽(SMOS)襯底(20)的集成電路製造方法。該襯底(20)利用於基層中的溝槽(36)以誘發層中的應力。該襯底可包括矽。該溝槽(36)於主要襯底之後側或絕緣層上覆半導體晶圓上形成有多個柱狀體(35)。
文檔編號C30B25/18GK1890784SQ200480035815
公開日2007年1月3日 申請日期2004年10月26日 優先權日2003年12月5日
發明者M·M·佩萊拉, S·S·千 申請人:先進微裝置公司