製造nand閃速存儲器件的方法
2024-01-26 14:19:15 1
專利名稱：製造nand閃速存儲器件的方法
技術領域：
本發明一般涉及製造NAND閃速存儲器件的方法，更具體而言，涉及製造可以改善編程幹擾的NAND閃速存儲器件的方法。
背景技術：
NAND閃速存儲具有串結構，所述串結構中源極選擇線(SSL)和漏極選擇線(DSL)柵極與16-64個單元柵極串聯排列在源極線和位線之間。所述源極選擇線(SSL)和漏極選擇線(DSL)柵極通常比單元柵極大。由於單元電流的限制，排列在第一串中的單元柵極數通常是32。
以這種方式進行閃速存儲器件的單元編程，以便對選定的單元柵極施加15V-20V的電壓和對未選定的單元柵極施加約10V的通過電壓(pass voltage)(Vpass)，使得導入位線的載流子通過選定的單元柵極的柵極絕緣層並且使浮動柵極充電。
一般而言，NAND閃速存儲器件使用這樣的方法對位線施加0V電壓，以改善選定溝道的充電效率和未選定溝道的自增壓(self-boosting)，以抑制編程幹擾。
然而，如果集成度增加且柵極的設計規則複雜，在自增壓操作時，在未選定單元串的源極選擇線SSL或漏極選擇線DSL的漏極產生GIDL(柵極誘發漏極漏電)。因此，出現編程幹擾，其中不希望的電子被注入相鄰的存儲單元並且編程所述單元。這引起器件可靠性和良品率迅速降低。
如果充分保證源極選擇線SSL和漏極選擇線DSL與相鄰的存儲單元之間的距離，編程幹擾可以被控制到不超過90nm。然而，當集成度增加時很難保證足夠的距離。為了解決這個問題，已經提出了減小漏極選擇線DSL和源極選擇線SSL尺寸的方法。
然而，如果減小源極選擇線SSL的尺寸，在編程時，在未選定位線的增壓溝道和公共源極(common source)之間引起關閉漏電流(punch-off leakage)。這引起溝道增壓水平的降低，導致編程幹擾加重。
此外，如果減小漏極選擇線DSL的尺寸，漏極選擇電晶體的閾值電壓Vt降低。因此，降低了溝道預充電電壓水平並且降低了增壓水平，導致編程幹擾加重。
發明內容
在一個實施方案中，本發明涉及製造NAND閃速存儲器件的方法，其中源極選擇線SSL、漏極選擇線DSL、源極線和位線的半導體襯底被選擇性地凹進或完全地凹進至預定深度，因此增加了柵極的有效溝道長度並且還減少編程幹擾。
根據本發明的一個方面，本發明提供了製造NAND閃速存儲器件的方法，所述方法包括使待形成源極選擇線和漏極選擇線半導體襯底部分選擇性地或完全凹進到預定深度。
根據本發明的另一方面，本發明提供了製造NAND閃速存儲器件的方法，所述方法包括下列步驟，選擇性地或完全地凹進半導體襯底待形成源極選擇線和漏極選擇線的部分並且隨後進行退火，在凹進的半導體襯底上沉積柵極絕緣層、浮動柵極的第一多晶矽層和第一硬掩膜層達到預定厚度，然後蝕刻預定的區域來形成溝槽，在整個表面上沉積第一絕緣層以便埋置所述溝槽，去除第一絕緣層以暴露第一硬掩膜層的頂面，從而形成隔離結構，在整個表面上沉積浮動柵極的第二多晶矽層然後蝕刻預定的區域。
根據本發明的又一個方面，本發明提供了製造NAND閃速存儲器件的方法，所述方法包括蝕刻半導體襯底的預定區域以形成溝槽，然後在整個表面上沉積第一絕緣層以便埋置所述溝槽，去除第一絕緣層以暴露半導體襯底的頂面，形成隔離結構，選擇性地或完全地凹進半導體襯底待形成源極選擇線和漏極選擇線的部分並且隨後退火，在整個表面上沉積柵極絕緣層和浮動柵極的第二多晶矽層，然後蝕刻浮動柵極的第二多晶矽層和柵極絕緣層的預定區域使得隔離結構的頂面暴露出來。
當結合附圖考慮時，通過參考下面的詳細描述將會對本發明有更徹底的理解，很多伴隨的優點也將更顯而易見，其中相同的附圖標記表示相同或類似部件或部分，其中圖1是根據本發明的第一實施方案使用自對準STI(淺槽隔離)製造NAND閃速存儲器件的方法的布置(layout)圖；圖2A-2F是沿著圖1中線A-A的NAND閃速存儲器件橫截面圖；圖3A-3F是沿著圖1中線B-B的NAND閃速存儲器件橫截面圖；圖4是根據本發明的第二實施方案使用普通(common)STI製造NAND閃速存儲器件的方法的布置圖；圖5A-5E是沿著圖4中線C-C的NAND閃速存儲器件橫截面圖；和圖6A-6E是沿著圖4中線D-D的NAND閃速存儲器件橫截面圖。
具體實施例方式
現在將結合確定的示範性實施方案參考附圖詳細描述本發明。
圖1是根據本發明的第一實施方案使用自對準STI製造NAND閃速存儲器件的方法的布置圖。
使半導體襯底待形成源極選擇線SSL和漏極選擇線DSL的部分凹進(以10r表示)至預定厚度。通過半導體襯底的預定區域中形成的隔離結構限定有源區10a和場區10b。
在有源區10a中形成浮動柵極10c的第二多晶矽層，在浮動柵極10c的第二多晶矽層上形成第二多晶矽層10d與場區10b重疊。在第二多晶矽層10d上形成介電層10e。限定控制柵極10f跨越有源區10a和場區10b。使用控制柵極10f作為掩膜圖案化浮動柵極10c的第二多晶矽層和第二多晶矽層10d，因此形成浮動柵極。
圖2A-2F是NAND閃速存儲器件沿著圖1中線A-A的橫截面圖，圖3A-3F是NAND閃速存儲器件沿著圖1中線B-B的橫截面圖。
參考圖2A和圖3A，為了增加源極選擇線SSL和漏極選擇線DSL的閾值電壓Vt，在半導體襯底100待形成源極選擇線SSL和漏極選擇線DSL的部分上進行離子注入。因此，源極選擇線SSL和漏極選擇線DSL的閾值電壓Vt比單元的閾值電壓Vt高。
在半導體襯底100的上的預定區域形成掩膜(未顯示)。使用所述掩膜凹進(在圖3A中以「102」表示)半導體襯底100待形成源極選擇線SSL和漏極選擇線DSL的部分。可以通過使用混合氣體和例如為100W-3KW的等離子能形成凹進102，在所述混合氣體中添加劑氣體例如HBr、Ar和He例如被加入Cl2。凹進區域只在待形成源極選擇線SSL和漏極選擇線DSL的部分形成。因此，在圖2A中沒有顯示，而只在圖3A中顯示。
在這種情況下，在凹進(102)過程中，所述半導體襯底100受到損傷。為了修復損傷的半導體襯底100，可以在例如850℃-1500℃的低修復溫度(booting temperature)下在爐子中進行退火。
參考圖2B和圖3B，在凹進的半導體襯底100上依次形成柵極絕緣層104、浮動柵極106的第一多晶矽層和第一硬掩膜層108。
參考圖2C和圖3C，蝕刻第一硬掩膜層108和浮動柵極106的第一多晶矽層的預定區域。使用第一硬掩膜層108和浮動柵極106的第一多晶矽層作為掩膜蝕刻柵極絕緣層104和半導體襯底100的部分來形成溝槽(未顯示)。
將第一絕緣層沉積在整個表面上以便埋置所述溝槽。使用單個層，例如HDP(高密度等離子體)、BPSG(硼磷矽酸鹽玻璃)或SOG(玻璃上旋塗層)或HDP、BPSG和SOG的堆疊層，所述第一絕緣層可以優選地形成厚度為300-10000。
隨後去除第一絕緣層以暴露第一硬掩膜層108的頂面。去除第一絕緣層的方法可以優選地使用CMP(化學機械拋光)或深腐蝕。使用液化的化學品去除第一硬掩膜層108以形成具有凸起的隔離結構110(見圖2C)。因此，限定了場區A和有源區B。相應地在場區形成隔離結構110，所述隔離結構110在圖3C中沒有顯示。
參考圖2D和圖3D，在整個表面上沉積浮動柵極112的第二多晶矽層。蝕刻浮動柵極112的第二多晶矽層的預定區域。在整個表面上沉積IPO(inter-poly oxide，多晶矽層間氧化膜)介電層114。介電層114可以是ONO層。
參考圖2E和圖3E，去除在源極選擇線(SSL)和漏極選擇線(DSL)區域中形成的介電層114的預定區域。通過幹法蝕刻去除介電層114。這是因為如果通過溼式蝕刻去除介電層114，與源極選擇線SSL和漏極選擇線DSL的柵極鄰近的柵極可以受到侵蝕並且降低了工藝的可控制性。
在整個表面上形成控制柵極的導電層以形成控制柵極。優選地，控制柵極的導電層的形成包括沉積第二多晶矽層116、鎢層或矽化鎢膜118和第二硬掩膜層120並且蝕刻第二多晶矽層116、鎢層或矽化鎢膜118和第二硬掩膜層120，使得導電層由鎢層或矽化鎢膜118和第二多晶矽層116組成。
使用控制柵極作為掩膜蝕刻介電層114、浮動柵極112的第二多晶矽層、浮動柵極106的第一多晶矽層和柵極絕緣層104，形成包含多晶矽層112和106的浮動柵極。從而完成了具有浮動柵極、介電層114和控制柵極的柵極122。
沉積第二絕緣層來埋置在柵極122和柵極122之間。蝕刻第二絕緣層來形成柵極122的側壁上的隔離物124。
參考圖2F和3F，在整個表面上沉積緩衝氧化物層126和第三絕緣層128。緩衝氧化物層126和第三絕緣層128經過幹法蝕刻，由此暴露出待形成源極線接點的區域。第三絕緣層128可以優選地使用氮化物層在250℃-900℃的溫度下通過LP-CVD(低壓化學蒸汽沉積)或PE-CVD(等離子體增強化學蒸汽沉積)形成。
將暴露的區域埋置然後拋光，由此形成插塞130(圖3F)。插塞130可以優選地使用多晶矽、鎢、氮化鎢或阻擋金屬(例如Ti、TiN、CoSi或Ta)形成。
通過如上所述使半導體襯底100待形成源極選擇線SSL和漏極選擇線DSL的部分凹進(以「102」表示)至預定厚度，可以增加溝道長度。因此，還未編程的單元的溝道被預充電至Vcc(電源電壓)-Vt(閾值電壓)，然後通過自增壓操作增壓。由此可以減少單元的柵極和溝道之間的電壓差，還可以防止單元編程時的編程幹擾現象。
圖4是根據本發明的第二實施方案使用普通STI製造NAND閃速存儲器件的方法的布置圖。
參考圖4，通過在半導體襯底的預定區域中形成隔離結構來限定有源區1和場區2。使半導體襯底待形成源極選擇線SSL和漏極選擇線DSL的部分凹進(以「3」表示)至預定厚度。
在有源區1中形成浮動柵極4的第二多晶矽層，在浮動柵極4的第二多晶矽層上形成介電層5。限定控制柵極6跨越有源區1和場區2。使用控制柵極6作為掩模圖案化浮動柵極4的第二多晶矽層，從而形成浮動柵極。
圖5A-5E是所述NAND閃速存儲器件沿著圖4中線C-C的橫截面圖和圖6A-6E是NAND閃速存儲器件沿著圖4中線D-D的橫截面圖。
參考圖5A和6A，蝕刻部分半導體襯底200以形成溝槽(未顯示)。在整個表面上形成第一絕緣層以便埋置溝槽。例如通過使用HDP、BPSG或SOG，第一絕緣層可以優選地形成厚度300-10000。
然後去除第一絕緣層以暴露半導體襯底200的頂面，從而形成隔離結構202(圖5A)。由此，限定了場區1和有源區2。第一絕緣層的去除可以優選地使用例如CMP或回蝕(etch-back)進行。
參考圖5B和6B，為了增加源極選擇線SSL和漏極選擇線DSL的閾值電壓Vt，在待形成半導體襯底200的源極選擇線SSL和漏極選擇線DSL的部分上進行離子注入。因此，源極選擇線SSL和漏極選擇線DSL的閾值電壓Vt比單元的閾值電壓Vt高。
在半導體襯底200的預定區域中形成掩模(未顯示)。使用掩模使半導體襯底200待形成源極選擇線SSL和漏極選擇線DSL的部分凹進(在圖6B中以「204」表示)。凹進204可以優選地通過使用混合氣體和例如100W-3KW的等離子能來形成，所述混合氣體中添加劑氣體例如HBr、Ar和He被加入Cl2。凹進區域只在待形成源極選擇線SSL和漏極選擇線DSL的部分上形成。因此，在圖5B中沒有顯示，而只在圖6B中顯示。
在這種情況下，在凹進(204)過程中，半導體襯底200受到損傷。為了修復損傷的半導體襯底200，可以優選在850℃-1500℃的低修復溫度下在爐子中進行退火。
參考圖5C和6C，在整個表面上沉積柵極絕緣層206和浮動柵極208的第二多晶矽層。去除浮動柵極208的第二多晶矽層和柵極絕緣層206的預定區域以便暴露隔離結構202的頂面。
參考圖5D和6D，在整個表面上沉積IPO介電層210。介電層210可以優選地是ONO層。去除源極選擇線(SSL)和漏極選擇線(DSL)區域中形成的介電層210的預定區域。通過幹法蝕刻去除介電層210。如果通過溼式蝕刻去除介電層210，與源極選擇線SSL和漏極選擇線DSL柵極相鄰的柵極可能被侵蝕並且降低工藝的可控制性。
在整個表面上沉積第二多晶矽層212、鎢層或矽化鎢膜214和硬掩膜層216。蝕刻第二多晶矽層212、鎢層或矽化鎢膜214和硬掩膜層216，以形成具有鎢層或矽化鎢膜214和第二多晶矽層212的控制柵極。
使用控制柵極作為掩膜蝕刻介電層210、浮動柵極208的第二多晶矽層和柵極絕緣層206，形成具有多晶矽層208的浮動柵極。從而形成包含浮動柵極、介電層210和控制柵極的柵極218。
沉積第二絕緣層以埋置在柵極218和柵極218之間。蝕刻第二絕緣層以在柵極218的側壁上形成隔離物220。
參考圖5E和6E，在整個表面上沉積緩衝氧化物層222和第三絕緣層224。緩衝氧化物層222和第三絕緣層224經過幹法蝕刻，由此暴露待形成源極線接觸的區域。第三絕緣層224可以優選地使用氮化物層在250℃-900℃的溫度下通過例如LP-CVD或PE-CVD形成。
將暴露的區域埋置然後拋光，由此形成插塞226。插塞226可以優選地使用多晶矽、鎢、氮化鎢或阻擋金屬(例如Ti、TiN、CoSi或Ta)形成。
通過如上所述使半導體襯底200待形成源極選擇線SSL和漏極選擇線DSL的部分凹進(204)至預定厚度，可以增加溝道長度。因此，還未編程的單元的溝道被預充電至Vcc-Vt，然後通過自增壓操作增壓。由此可以減少單元的柵極和溝道之間的電壓差，還可以防止單元編程時的編程幹擾現象。
如上所述，根據本發明，待形成源極選擇線SSL和漏極選擇線DSL的部分凹進至預定厚度。因此，可以增加溝道長度。由此，還未編程的單元的溝道被預充電至Vcc-Vt，然後通過自增壓操作增壓。所以，可以防止編程幹擾現象，單元由此被編程，在所述編程幹擾現象中單元的柵極和溝道之間的電壓差突然減少。此外，可以改善器件的可靠性和良品率。
雖然已經結合實際的示範性實施方案描述了本發明，但本發明不限於公開的實施方案，相反地，本發明期望覆蓋包括在附加的權利要求書的精神和範圍內的各種修改和等同的安排。
權利要求
1.一種製造NAND閃速存儲器件的方法，所述方法包括下列步驟提供半導體襯底；和使待形成源極選擇線和漏極選擇線的半導體襯底部分選擇性地或完全地凹進。
2.權利要求1的方法，其包括使用向Cl2加入添加劑氣體的混合氣體和使用100W-3KW的等離子能形成凹進部分。
3.權利要求2的方法，其中所述添加劑氣體選自HBr、Ar和He。
4.一種製造NAND閃速存儲器件的方法，所述方法包括下列步驟使待形成源極選擇線和漏極選擇線的半導體襯底部分選擇性地或完全地凹進；使半導體襯底退火；在凹進的半導體襯底上沉積柵極絕緣層、浮動柵極的第一多晶矽層和第一硬掩膜層；蝕刻第一硬掩膜層、第一多晶矽層、柵極絕緣層和半導體襯底來形成溝槽；在所述溝槽和第一硬掩膜層上沉積第一絕緣層以填充所述溝槽；除去第一絕緣層以形成隔離結構；除去第一硬掩膜層；和在第一多晶矽層和隔離結構上沉積浮動柵極的第二多晶矽層。
5.權利要求4的方法，其包括使用向Cl2加入添加劑氣體的混合氣體和使用100W-3KW的等離子能形成凹進部分。
6.權利要求5的方法，其中所述添加劑氣體選自HBr、Ar和He。
7.權利要求4的方法，其包括在850℃-1500℃下進行的退火。
8.權利要求4的方法，其進一步包括下列步驟沉積第二多晶矽層之後，蝕刻第二多晶矽層的部分；在包含蝕刻的第二多晶矽層的整個表面上形成介電層；除去在源極選擇線和漏極選擇線中形成的介電層；在整個表面上形成控制柵極的導電層；和通過蝕刻導電層到柵極絕緣層，在半導體襯底上形成柵極。
9.權利要求4的方法，其進一步包括在凹進形成方法之前，在待形成源極選擇線和漏極選擇線的半導體襯底部分上進行離子注入的步驟。
10.一種製造NAND閃速存儲器件的方法，所述方法包括下列步驟在半導體襯底中形成隔離結構；使半導體襯底待形成源極選擇線和漏極選擇線的部分選擇性地或完全地凹進；使半導體襯底退火；和沉積柵極絕緣層和浮動柵極的多晶矽層。
11.權利要求10的方法，其包括使用向Cl2加入添加劑氣體的混合氣體和使用100W-3KW的等離子能形成凹進部分。
12.權利要求11的方法，其中所述添加劑氣體選自HBr、Ar和He。
13.權利要求10的方法，其包括在850℃-1500℃下進行的退火。
14.權利要求10的方法，其進一步包括下列步驟沉積柵極絕緣層和浮動柵極的多晶矽層之後，蝕刻多晶矽層和柵極絕緣層的部分以便暴露所述隔離結構；在包含蝕刻的多晶矽層的整個表面上形成介電層；除去在源極選擇線和漏極選擇線中形成的介電層；在整個表面上形成控制柵極的導電層；和通過蝕刻導電層到柵極絕緣層，形成半導體襯底上的柵極。
15.權利要求10的方法，其進一步包括在形成隔離結構之後，對半導體襯底待形成源極選擇線和漏極選擇線的部分上進行離子注入的步驟。
16.一種NAND閃速存儲器件，其包含在半導體襯底上形成的單元柵極；在單元柵極的一側的半導體襯底上形成的源極選擇線；和在單元柵極的另一側的半導體襯底上形成的漏極選擇線，其中所述源極選擇線和所述漏極選擇線在半導體襯底的凹進部分中形成。
17.權利要求16的NAND閃速存儲器件，其中所述凹進的部分選擇性地或完全位於待形成源極選擇線和漏極選擇線的位置。
全文摘要
本發明公開了一種製造NAND閃速存儲器件的方法。使半導體襯底上待形成源極選擇線SSL和漏極選擇線DSL的部分選擇性地或完全地凹進至預定深度。由此，可以增加柵極的溝道長度並且可以減少幹擾。因而可以改善器件的可靠性和良品率。
文檔編號H01L23/522GK1996574SQ20071000122
公開日2007年7月11日 申請日期2007年1月4日 優先權日2006年1月2日
發明者嚴在哲, 金南經 申請人:海力士半導體有限公司