具有低時鐘偏移的串行通信接口的製作方法

2024-02-13 18:38:15

專利名稱：具有低時鐘偏移的串行通信接口的製作方法
技術領域：
本發明涉及一種用於集成電路的串行通信接口的通用領域。由 於在集成電路中接口的多通道合併，使通道之間的時鐘偏移最小化是 有益的。
背景技術：
串行通信接口在集成電路設計領域是眾所周知的。串行接口的物理層(PHY)通常包含鎖相環(PLL)和多個串行器-解串器(SerDes) 塊(每個通道一個)。PLL從純淨的基準(如晶體)產生高頻時鐘。 時鐘分發給每個SerDes塊，其使用時鐘來對到來的數據進行恢復和 解串，並且把外發的數據串行化並傳輸。時鐘頻率總是非常高，通常 高於lGHz。例如PCI Express通信接口要求2. 5GHz的時鐘以傳輸每 通道2. 5Gb/s的數據流。對於PHY設計者來說，問題之一是如何把時鐘從PLL分發給 SerDes塊。由時鐘路徑選擇(clock routing)添加的任何跳動在PHY 的數據輸出端都是明顯的，並且大部分通信協議規格不能容忍太多的 跳動。因此仔細地為PHY接口設計和構建時鐘分發網絡是重要的。在單通道PHY中的時鐘分發不是問題。PLL和SerDes能夠非常接近地布置在一起。即使是雙通道的配置也是相當簡單的，PLL能夠布置在兩個SerDes塊之間。當設計兩個以上的通道時，時鐘分發和跳動問題易於發生。由 於集成電路上的通信埠變得更多，則要求設計者構建帶有兩個以上的通道的物理層，並且有時甚至超過四個通道。例如PCI Express 規格允許多達32個每個運行在2. 5Gb/s的通道，並且通道之間的偏 移必須保持儘可能地低。更多的通道增加了在最小化時鐘偏移時分發 時鐘到所有通道的困難。圖1示出設計為時鐘樹的傳統的PHY接口，其以連續的方式分 發時鐘信號到通道120a-120d。 PLL 110的最佳位置是在中間，在它 的每一側有兩個通道。問題是如何以最有效率的方式和最小的時鐘偏 移把時鐘分發到四個SerDes通道。圖1示出建立作為SerDes通道的 一部分的延遲線和順序地把時鐘傳到每個通道的傳統的解決方案。這個設計的問題是其在不同的通道之間造成時鐘偏移。SerDes 塊120b和120c接收早到的時鐘並且SerDes塊120a和120d接收由 在塊120b和120c中的緩衝器延遲的晚到的時鐘。這個緩衝器延遲可 能造成超過很多應用的容限的時鐘偏移。需要的是在確保通道之間的最小的時鐘偏移的情況下把時鐘信 號分發到多個SerDes通道的改善的技術。發明內容本發明使用模塊化的技術在確保通道之間的最小時鐘偏移的情 況下來分發時鐘信號到一個或者多個通道。每個通道模塊連接到另一 個模塊以構成多SerDes通道。提供幾個示範的實施例來說明本發明。用於集成電路的通信接口的示範實施例包含時鐘根電路，其配 置成接收時鐘基準信號並且產生時鐘樹信號。第一通道電路連接到時 鍾根電路並且配置成接收時鐘樹信號和用於為第一接口電路選擇時 鍾信號的選擇信號。第二通道電路連接到第一通道電路並且配置成接 收時鐘樹信號和用於為第二接口電路選擇時鐘信號的選擇信號。在一個實施例中，每個通道電路包含配置來接收時鐘樹信號的 緩衝器和配置來有選擇性地把時鐘樹信號發送到接口電路的復用器。本發明的優勢包括具有低時鐘偏移的通信接口的模塊化結構。另 一個優勢是本發明的模塊化方法允許設計者只用幾個結構塊來構建任 意數量的SerDes通道。之後通過級聯時鐘樹以非常小的通道間時鐘 偏移自動地分發時鐘。


參照下列的附圖來說明本發明。圖1示出傳統的串行接口。圖2示出根據本發明的實施例的用於構建串行接口的模塊化組件。圖3A-D示出根據本發明的實施例的使用模塊化組件的串行接□。圖4示出根據本發明的實施例的使用模塊化組件的串行接口 。
具體實施方式
參照具體設備和實施例來說明本發明。本領域所屬技術人員將看 出所進行的說明是為了展示和提供實施本發明的最好的模式。本發明的一個示範方面是串行-解串(SerDes)接口的物理層(PHY)能夠用模塊化組件構成。這是一個優勢，因為在為集成電路設計PHY 接口時其允許快速的和可靠的構成。在一個方面，模塊是在為集成電 路設計接口時使用的宏組件，這有助於設計者使用計算機輔助設計工 具來構建集成電路。藉助於模塊化組件，時鐘分發成為PHY設計的一 部分，這樣能夠成為宏的一部分。圖2示出根據本發明的實施例的用於構建串行接口的模塊化組 件。時鐘分髮根電路210包含鎖相環(PLL) 212和緩衝器電路214 和216以把時鐘信號分發到通道。示範的通道220包含輸入緩衝器電 路222以及緩衝器電路224和226以分發時鐘信號。緩衝器222包含 在示範的實施例中以顯示構建本發明的最佳模式，因為緩衝器能夠有 助於緩衝時鐘以確保對緩衝器224和226的足夠的信號驅動。本發明 的一個替代的實施例通過適當使用電線在沒有緩衝器222的情況下 構成。緩衝器224連接到把時鐘信號傳給SerDes電路230的復用器 228上。在運行中，復用器響應於地(邏輯電平0)傳遞接近於0標 記的信號並響應於電源(邏輯電平1)傳遞接近於1標記的信號。由 於組件通過把它們一個挨一個地放置而設計成級聯的，因此對於級聯 的每個級有許多輸入和輸出，其在下文中說明。針對信號和用於把信 號傳到每個組件的終端來說明這些信號。cascade—inl (240)是時鐘根電路緩衝器214的級聯輸入。7mclk—outl (242)是時鐘根電路的左側的通道的主時鐘輸出。 sclk—outl (244)是時鐘根電路的左側的相鄰通道的選擇時鐘 輸出。muxsel—outl (246)是時鐘根電路的左側的相鄰通道的復用器 選擇信號輸出。cascade_inl (250)是時鐘根電路緩衝器216的級聯輸入端。 mclk一out2 (252)是時鐘根電路的右側的通道的主時鐘輸出。 sclk—out2 (254)是時鐘根電路的右側的相鄰通道的選擇時鐘 輸出。muxsel—out2 (256)是時鐘根電路的右側的相鄰通道的復用器選 擇信號輸出。ref_in (258)是基準時鐘如晶體的輸入。cascade_in (260)是接收來自相鄰通道的電源或者通過連接到地而被端接的輸入。mclk—out信號(262)是連接到地的相鄰通道的輸出。 sclk一out (264)是把時鐘信號發送到相鄰通道的輸出。 muxsel_0ut (266)是示範通道電路的左側的相鄰通道的復用器選擇信號輸出。cascade_out (270)是示範通道電路的右側的相鄰通道的電源信號。mclk一in (272)是從時鐘分髮根電路來的輸入時鐘信號。 sclk—in (274)是從示範通道的右側的相鄰通道來的輸入時鐘信號.。muxsel—in (276)是從示範通道的右側來的輸入復用器選擇信號。 通信接口 (278)是通道的PHY通信接口。圖3A-D示出根據本發明的實施例的使用模塊化組件的串行接 口。這些實施例示出時鐘分發網絡，其中分發給通道的時鐘處於相同 的深度；也就是時鐘通過相同數量的緩衝器被驅動以達到每個 SerDes電路。這確保發送到電路的時鐘之間非常小的時鐘偏移，並且 有助於對可能具有非常小的偏移容限的通信協議的一致性。圖3A示出根據本發明的實施例的單通道SerDes。時鐘分髮根 電路110連接到通道220a並且為通道提供時鐘信號(mclk)和其它 必需的信號以把適當的時鐘信號發送到SerDes 230a。時鐘分髮根電 路提供地信號給復用器輸入端以選擇接近於0標記的時鐘信號輸入。 通道220還接收輸入到cascade—in( 260)輸入端的端接(termination) 信號地。通道的適當端接確保了電路的適當操作並減少了感應噪聲。圖3B是示出根據本發明的實施例的單通道SerDes。通道220a 和220b是彼此的鏡像。時鐘分髮根電路110連接到通道220a和220b， 並且為通道提供時鐘信號(mclk)和其它必需的信號以把適當的時鐘 信號分別發送到SerDes 230a和230b。時鐘分髮根電路提供地信號給 復用器輸入端以選擇接近於0標記的時鐘信號輸入。通道220a和220b 還接收被輸入到cascade—in (260)輸入端的端接信號地。通道的適當 的端接確保了電路的適當操作並防止了緩衝器空載和電源的尖峰。圖3C示出根據本發明的實施例的單通道SerDes。時鐘分髮根電 路110連接到通道220a和220b，並且為通道提供時鐘信號(raclk)和 其它必需的信號以分別發送適當的時鐘信號到SerDes 230a和230b。 時鐘分髮根電路提供地信號給復用器輸入端以選擇接近於0標記的時 鍾信號輸入。額外的通道220c接收來自通道220b的信號，該信號包 含使得復用器選擇接近於1標記的適當時鐘信號的muxsel—in (276) 信號。通道220a和220c還接收被輸入到cascade—in (260)輸入端的 端接信號地。通道220b接收來自通道220c的為緩衝器226供電的信 號以便為通道220c產生輸入到sclk—in (274)的sclk—out (264) 信號。通道的適當的端接確保了電路的適當操作並防止了緩衝器空載 和電源的尖峰。圖3D示出根據本發明的實施例的單通道SerDes。這個實施例與 圖3C中所示的類似並且包含一個額外的通道，從而示出了四個通道。在一些情況下，可能希望有四個以上的SerDes電路。圖4是示 出根據本發明的實施例的使用模塊化組件的串行接口。這個實施例為 每個通道增加了額外的SerDes電路432，這樣總共達到8個SerDes 電路。自然，這個實施例能夠以類似於圖3A-D的方式或其改變來構建以獲得任意希望數量的SerDes電路。因此，可以預見的是劃分單元以 進一步地建立具有16、 32或者甚至更多的SerDes通道的PHY。參照附圖和說明可以看出，在此說明的時鐘分發網絡提供了具有 被均勻分發的時鐘信號的所有SerDes電路。在示範實施例中示出的緩 衝器電路提供具有對所有通道相等的延遲的時鐘樹。通道時鐘之間的 偏移僅僅是由於緩衝器和路徑選擇不匹配而造成的偏移，其通常是非 常小的。因此，SerDes通道彼此間將具有非常小的時鐘偏移。本發明能夠使用在任何串行接口中。即使接口只有一個通道，本 發明也允許通過兩個或者多個接口來共享時鐘，從而節省了電源和使 用面積。能夠應用本發明的示範串行接口包含PCI Express、串行-ATA、 MIPI、 USB、 IEEE 1394、 XAUI、快速數據傳輸(Hyper Transport)、 快速IO、 Sonet、乙太網等。本發明也可以用在非標準或者獨佔的串行 接口中。本發明具有許多優勢。本發明提供了一個確保多個通道之間的 低時鐘偏移的時鐘分發樹。這有助於在協議規範下的可靠的電路通 信。本發明是模塊化的並且在設計集成電路接口時促進有效的布局和 路徑選擇。結果是使用本發明有利於集成電路的設計者、製造商和用 戶。文中所述為示範的實施例和最好的模式，在由所附權利要求定 義的本發明的主旨和精神之內，可以對所述的實施例進行修改和改 變。
權利要求
1.一種用於集成電路的通信接口，包含時鐘根電路(110)，配置來接收時鐘基準信號並且產生時鐘樹信號；第一通道電路(220b)，連接到時鐘根電路並且配置來接收時鐘樹信號和用於為接口電路選擇時鐘信號的選擇信號；以及第二通道電路(220a)，連接到第一通道電路並且配置來接收時鐘樹信號和用於為接口電路選擇時鐘信號的選擇信號。
2. 如權利要求1所述的通信接口，其中第一通道電路相鄰地 連接到時鐘根電路；並且第二通道電路相鄰地連接到第一通道電路。
3. 如權利要求2所述的通信接口，還包含第三通道電路 (220c)，連接到時鐘根電路並且配置來接收時鐘樹信號和用於為接口電路選擇時鐘信號的選擇信號；以及第四通道電路(220d)，連接 到第三通道電路並且配置來接收時鐘樹信號和用於為接口電路選擇 時鐘信號的選擇信號；其中第一通道電路相鄰地連接到時鐘根電路； 並且第二通道電路相鄰地連接到第一通道電路。
4. 如權利要求1所述的通信接口，其中第一通道電路和第二 通道電路在結構上是相同的。
5. 如權利要求3所述的通信接口，其中第一通道電路和第二 通道電路在結構上是相同的；並且第三通道電路和第四通道電路在結構上是相同的。
6. 如權利要求1所述的通信接口，其中每個通道電路包含配置來接收時鐘樹信號的緩衝器和配置來有選擇性地把時鐘樹信號發 送到接口電路的復用器。
7. 如權利要求3所述的通信接口，其中每個通道電路包含配 置來接收時鐘樹信號的緩衝器和配置來有選擇性地把時鐘樹信號發 送到接口電路的復用器。
8. —種用於通信接口的通道電路，包含第一時鐘樹終端(272)，用於接收第一時鐘樹信號；第二時鐘樹終端(274)，用於接收第二 時鐘樹信號；選擇終端(276)，用於接收選擇信號；以及復用器(228)， 連接到第一時鐘樹終端、第二時鐘樹終端和選擇終端，響應於選擇信 號來從第一時鐘樹終端和第二時鐘樹終端中的一個選擇時鐘樹信號。
9. 如權利要求8所述的通道電路，還包含輸出時鐘樹終端 (264)。
10. 如權利要求9所述的通道電路，還包含兩個緩衝器(222， 224)，布置在第一時鐘樹終端和復用器之間；以及兩個緩衝器(222， 226)，布置在第一對鍾樹終端和輸出時鐘樹終端之間。
11，如權利要求IO所述的通道電路，其中兩個緩衝器中的一 個是共用緩衝器。
12. 如權利要求IO所述的通道電路，其中在第二時鐘樹終端 和復用器之間沒有布置緩衝器。
13. —種產生用於通信接口的時鐘樹的方法，包含如下步驟 接收時鐘基準信號；產生時鐘樹信號和第一選擇信號；在第一通道中 接收時鐘樹信號和第一選擇信號，所述第一選擇信號用於為接口電路 選擇時鐘信號；把時鐘樹信號傳到第二通道並產生第二選擇信號；在 第二通道中接收時鐘樹信號和第二選擇信號，所述第二選擇信號用於 為接口電路選擇時鐘信號。
14. 如權利要求13所述的方法，還包含如下步驟根據第一選 擇信號在第一通道中選擇時鐘樹信號；以及根據第二選擇信號在第二通道中選擇時鐘樹信號。
15. 如權利要求13所述的方法，還包含如下步驟在第三通道中接收時鐘樹信號和第三選擇信號，所述第三選擇信號用於為接口電路選擇時鐘信號；把時鐘樹信號傳到第四通道並產生第四選擇信號； 在第四通道中接收時鐘樹信號和第四選擇信號，所述第四選擇信號用 於為接口電路選擇時鐘信號。
16. 如權利要求15所述的方法，其中第一選擇信號和第三選擇 信號是相同的信號。
全文摘要
一種用於集成電路的通信接口，其包含時鐘根電路(110)，其配置來接收時鐘基準信號並且產生時鐘樹信號。第一通道電路(220b)連接到時鐘根電路並且配置來接收時鐘樹信號和用於為第一接口電路選擇時鐘信號的選擇信號。第二通道電路(220a)連接到第一通道電路並且配置來接收時鐘樹信號和用於為第二接口電路選擇時鐘信號的選擇信號。在一個實施例中，每個通道電路包含配置來接收時鐘樹信號的緩衝器(222)和配置來有選擇性地把時鐘樹信號發送到接口電路的復用器(228)。本發明的優勢包括具有低時鐘偏移的通信接口的模塊化結構。
文檔編號G06F1/10GK101326476SQ200680046281
公開日2008年12月17日 申請日期2006年10月9日 優先權日2005年10月11日
發明者海特金·約爾登斯 申請人:Nxp股份有限公司