在半導體存儲器內控制時鐘信號的裝置與方法
2024-02-16 21:56:15
專利名稱：在半導體存儲器內控制時鐘信號的裝置與方法
技術領域：
本發明涉及一種半導體存儲器，更具體而言，涉及一種操作時鐘控制器，其用於控制外部時鐘的操作頻率使得該操作頻率不超出預定頻率。
背景技術：
隨著DRAM的數據處理速率增加，DRAM的性能也增加。因此，已在改善DRAM的數據處理速度方面花費大量努力。然而，若DRAM的市場尚未充分形成，則即使生產了具有高數據處理速度的DRAM，有時亦會發生將該DRAM作為降低等級的產品，即具有比該高數據處理速率低的操作速度的DRAM出售。例如，儘管可以商業數量生產DDR500，但若DDR500的需求尚未充分建立，則DDR500必需降低等級且取代在市場上佔據主要型號的DDR400而出售。然而，儘管其被降低等級銷售，但DDR500仍然可作為具較高數據處理速度的DDR500來操作。因此，存在著惡意廠商便宜地購買DDR500並且通過對該DRAM進行超時鐘處理(Over-clocking)而使用快速數據處理字元來生產模塊的可能性。因此，為保護DRAM賣方，需要使DRAM一旦降低等級便不能在超時鐘條件下操作。
發明內容
因此，本發明的目的在於提供一種操作時鐘控制器，其防止半導體存儲器在操作頻率高於預定頻率的超時鐘條件下操作。
本發明的另一目的在於提供一種操作時鐘控制方法，其防止半導體存儲器在操作頻率高於預定頻率的超時鐘條件下操作。
根據本發明的一方面，提供一種操作時鐘控制器，其包括時鐘緩衝器，其用於緩衝外部時鐘，以由此輸出內部時鐘；單元延遲組，其用於順序延遲該內部時鐘，以由此輸出多個經延遲的時鐘；相位檢測塊，其用於在該內部時鐘的上升沿處檢測所述經延遲的時鐘的邏輯電平，以由此輸出對應的相位檢測信號；取樣脈衝產生器，其用於輸出在該內部時鐘的預定點處產生的取樣信號；鎖存塊，其用於通過在該取樣信號被輸入的點處取樣及鎖存所述相位檢測信號而輸出相位檢測鎖存信號；及頻率檢測塊，其用於通過邏輯組合該相位檢測鎖存信號而輸出頻率檢測信號。
根據本發明的另一方面，提供一種操作時鐘控制方法，其包括以下步驟通過緩衝外部時鐘而輸出內部時鐘；及通過順序延遲該內部時鐘而輸出多個經延遲的時鐘；在該內部時鐘的上升沿處檢測該延遲時鐘的邏輯電平，以由此輸出對應的相位檢測信號；輸出在內部時鐘的預定點處產生的取樣信號；通過在該取樣信號被輸入的點處取樣及鎖存所述相位檢測信號而輸出相位檢測鎖存信號；輸出使能信號以響應外部指令；以及通過邏輯組合該相位檢測鎖存信號而輸出頻率檢測信號。
通過下面結合附圖對優選實施例的描述，本發明的上述和其它目的及特徵將變得顯而易見，其中圖1為描述根據本發明優選實施例的操作時鐘控制器的塊圖；圖2為描述圖1中所示的單元延遲組的塊圖；圖3為描繪圖1中所示的相位檢測塊中相位檢測器的示意性電路圖；圖4為描繪圖1中所示的取樣脈衝產生器的示意性電路圖；圖5為描繪圖1中所示的鎖存塊的鎖存的示意性電路圖；圖6為描繪圖1中所示的過濾器使能塊的示意性電路圖；圖7為描繪圖1中所示的序列檢測塊的示意性電路圖；圖8至圖9為展示當操作頻率為4ns時本發明的操作的時序圖；
圖10為展示當操作頻率偏差為5％時本發明的操作的時序圖。
具體實施例方式
下文中，將參看附圖詳細描述根據本發明的操作時鐘控制器。
圖1為描述根據本發明優選實施例的操作時鐘控制器的塊圖。
如圖所示，操作時鐘控制器包括時鐘緩衝器100、單元延遲組200、相位檢測塊300、取樣脈衝產生器400、鎖存塊500、過濾器使能塊600，及序列檢測塊700。
時鐘緩衝器100緩衝外部時鐘CLK，以由此輸出內部時鐘CLK2N。第一內部時鐘CLK2N輸入到單元延遲組200，單元延遲組200具有多個單元延遲且順序輸出多個延遲時鐘CLKD0:5。相位檢測塊300輸出對應於延遲時鐘CLKD0:5的多個相位檢測信號PD0:5。取樣脈衝產生器400輸出在內部時鐘CLK2N的下降沿或上升沿處的取樣信號CLK4NP。舉例而言，取樣信號CLK4NP可在內部時鐘CLK2N的第二下降沿處形成。鎖存塊500取樣並鎖存相位檢測信號PD0:5以在取樣信號CLK4NP被供應時輸出相位檢測鎖存信號PD_LAT0:5。過濾器使能塊600輸出使能信號DET_EN，其用於使能本發明的操作時鐘控制器以響應外部指令。序列檢測塊700檢測一系列相位檢測鎖存信號PD_LAT0:5，以由此輸出頻率檢測信號TCK_DET。
圖2為描述圖1中所示的單元延遲組200的塊圖。
如圖所示，單元延遲組200具有六個彼此串聯連接的單元延遲210_A至210_F。內部時鐘CLK2N被輸入至第一延遲單元210_A，第一延遲單元210_A將內部時鐘CLK2N延遲預定的單元延遲時間，以由此輸出第一延遲時鐘CLKD0。第二單元延遲210_B將第一延遲時鐘CLKD0延遲該單元延遲時間，以由此輸出第二延遲時鐘CLKD1。第三單元延遲210_C將第二延遲時鐘CLKD1延遲該單元延遲時間以輸出第三延遲時鐘CLKD2。第四單元延遲210_D將第三延遲時鐘CLKD2延遲該單元延遲時間以輸出第四延遲時鐘CLKD3。第五單元延遲210_E將第四延遲時鐘CLKD3延遲該單元延遲時間以輸出第五延遲時鐘CLKD4。最終，第六單元延遲210_F將第五延遲時鐘CLKD4延遲該單元延遲時間以輸出第六延遲時鐘CLKD5。
圖3為描繪圖1中所示的相位檢測塊300中相位檢測器310的示意性電路圖。
相位檢測器300中包括多個相位檢測器310並且這些相位檢測器310彼此並聯連接。每個相位檢測器310在內部時鐘CLK2N的上升沿處檢測對應的延遲時鐘CLKD0:5的相位。
圖4為描繪圖1中所示的取樣脈衝產生器400的示意性電路圖。
如圖所示，取樣脈衝產生器400包括脈衝產生器410、第一反相塊420、第一鎖存器430、第一及第二D觸發器(flip-flop)、第一及第二反相器I1及I2、第一NAND門ND1，及第一NOR門NOR1。
通過第一反相器I1使輸入至取樣脈衝產生器400的內部時鐘CLK2N反相，隨後將其作為時鐘用於第一及第二D觸發器DEF1及DEF2。第一及第二D觸發器彼此串聯連接且形成移位寄存器，該移位寄存器用於在內部時鐘CLK2N的第二下降沿處產生4ns時鐘脈衝的取樣信號CLK4NP。本文中，為了控制取樣信號CLK4NP使其不是被連續輸出的時鐘信號而是僅具有一個脈衝的信號，取樣脈衝產生器400中包括第一反相塊420，其中取樣信號CLK4NP及上電信號(power-up signal)PWRUP輸入至該第一反相塊420；第一鎖存器430，其用於鎖存來自第一反相塊420的輸出；第一NAND門ND1，其中來自第二D觸發器DEF2的輸出及來自第一鎖存器430的輸出被輸入至該第一NAND門ND1；第二輸入，其用於將來自第一NAND門的輸出反相。
同時，取樣脈衝產生器400的D觸發器的數目決定半導體存儲器的操作頻率的可用範圍。換言之，所述取樣信號CLK4NP產生於內部時鐘CLK2N的第二下降沿，因為用於將內部時鐘CLK2N反相的第一反相器及兩個D觸發器DEF1和DEF2被用於圖4所示的取樣脈衝產生器400。
圖5為描繪圖1中所示的鎖存塊500的鎖存器510的示意性電路圖。
如圖所示，鎖存器510包括第一及第二PMOS電晶體P1及P2、多個NMOS電晶體N1及N2，及第三反相器I3。
第一PMOS電晶體連接至電源電壓VDD且受控於經由柵極輸入的上電信號PWRUP。NMOS電晶體N1及N2在第一PMOS電晶體P1的漏極與地電壓GND之間彼此串聯連接且受控於相位檢測信號PD及取樣信號CLK4NP。第三反相器I3連接至第一PMOS電晶體P1的漏極。第二PMOS電晶體P2連接於電源電壓VDD與第一PMOS電晶體P1的漏極之間。
圖5中所示的鎖存器510被提供用於每一個相位檢測信號PD0:5。因此，多個鎖存器510彼此並聯連接並且在將取樣信號CLK4NP輸入至鎖存塊500時鎖存相位檢測信號PD0:5的邏輯電平，以由此輸出相位檢測鎖存信號PD LAT0:5。
圖6為描繪圖1中所示的過濾器使能塊600的示意性電路圖。
如圖所示，過濾器使能塊600具有受控於外部模式寄存器組信號MRSP6的第二反相塊610、用於鎖存來自第二反相塊610的輸出的第二鎖存器620、用於將來自第二鎖存器620的輸出反相的第四反相器I4，以及用於延遲來自第四反相器I4的輸出的延遲塊630。本文中，外部模式寄存器組信號MRSP6自半導體存儲裝置的外部輸出。
第二反相塊610受控於有源的低上電信號PWRUP及有源的高外部模式寄存器組信號MRSP6。因此，若上電信號PWRUP的電平為「低(L)」，則第二反相塊610輸出電源電壓VDD；若外部模式寄存器組信號MRSP6的電平為「高(H)」，則第二反相塊610輸出地電壓GND。在操作的早期階段，第二反相塊610受控於上電信號PWRUP且輸出電源電壓。隨後，在啟動模式寄存器組信號MRSP6之後，第二反相塊610輸出地電壓。
第二鎖存器620使自第二反相塊610輸出的地電壓GND反相。因此，來自第二鎖存器610的輸出具有邏輯電平「H」。第四反相器I4使來自第二鎖存器620的輸出反相為邏輯電平「L」。延遲塊630延遲自第四反相器I4輸出的邏輯電平「L」輸出，以由此輸出檢測使能信號DET_EN。將檢測使能信號DET_EN直接輸入至序列檢測塊700或將其與序列檢測塊700的輸出邏輯組合。
圖7為描繪圖1所示的序列檢測塊700的示意性電路圖。
序列檢測塊700通過檢測一系列相位檢測鎖存信號PD_LAT0:5及邏輯組合相位檢測鎖存信號PD_LAT0:5，來輸出頻率檢測信號TCK_DET。亦即，通過檢測相位檢測鎖存信號PD_LAT0:5的序列，序列檢測塊700檢測外部時鐘CLK的操作頻率。若該操作頻率高於預定頻率，例如4ns，則不啟動頻率檢測信號TCK_DET；若該操作頻率低於預定頻率，則啟動頻率檢測信號TCK_DET。
圖8至圖9為當操作頻率為4ns時本發明的操作的時序圖。
參看圖9，當操作頻率為4ns時，頻率檢測信號TCK_DET被啟動至邏輯電平「H」。另外，當操作頻率高於4ns時，例如5ns、7.5ns及15ns，頻率檢測信號TCK_DET的邏輯電平為「L」。本文中，將頻率檢測信號TCK_DET的波形分類為FF型、TT型、SS型。FF型表示脈衝信號的時鐘歪斜(clock skew)為「快」。SS型表示該時鐘歪斜為「慢」，以及TT型表示該時鐘歪斜為「典型的」。
圖10為展示在操作頻率偏差5％的條件下的本發明操作的時序圖。
圖10展示當操作頻率的低脈衝寬度與高脈衝寬度出現5％偏差時本發明工作適當。
本發明防止半導體存儲器在外部時鐘的操作頻率高於預定頻率的條件下進行操作。
本申請含有與在2005年2月28日向韓國專利局(Korean PatentOffice)提交的韓國專利申請2005-16758號相關的主題，該案的全部內容以引用的方式併入本文中。
雖然已關於特定實施例描述了本發明，但熟習此項技術者將明顯看出，可在不偏離所附權利要求中限定的本發明的精神及範疇的情況下進行各種改變及修正。
主要元件符號說明100時鐘緩衝器200單元延遲組210_A至210_F 單元延遲300相位檢測塊310相位檢測器400取樣脈衝產生器410脈衝產生器420第一反相塊430第一鎖存器500鎖存塊510鎖存器600過濾器使能塊610第二反相塊620第二鎖存器630延遲700序列檢測塊。
權利要求
1.一種用於半導體存儲器中的操作時鐘控制器，包括緩衝裝置，其用於緩衝外部時鐘，以由此輸出內部時鐘；頻率檢測裝置，其用於輸出頻率檢測信號，該頻率檢測信號在該內部時鐘的頻率低於預定頻率時具有第一邏輯電平，且在該內部時鐘的頻率高於該預定頻率時具有第二邏輯電平，其中該預定頻率低於該半導體存儲裝置的最大操作頻率。
2.如權利要求1的操作時鐘控制器，其中所述頻率檢測裝置包括單元延遲組，其用於順序延遲所述內部時鐘，以由此輸出多個經延遲的時鐘；相位檢測裝置，其用於在所述內部時鐘的上升沿處檢測經延遲的時鐘的邏輯電平，以由此輸出對應的相位檢測信號；取樣脈衝產生裝置，其用於輸出產生於所述內部時鐘的預定點處的取樣信號；鎖存裝置，其用於在該取樣信號被輸入的點處通過對該相位檢測信號進行取樣及鎖存而輸出相位檢測鎖存信號；以及頻率檢測裝置，其用於通過邏輯組合該相位檢測鎖存信號而輸出所述頻率檢測信號。
3.如權利要求2的操作時鐘控制器，進一步包括使能信號產生裝置，其用於產生使能信號以響應外部指令，其中所述使能信號及所述相位檢測鎖存信號被邏輯組合併用於產生所述頻率檢測信號。
4.如權利要求3的操作時鐘控制器，其中所述單元延遲組包括多個單元延遲。
5.如權利要求4的操作時鐘控制器，其中所述取樣脈衝產生器包括第一反相器，其用於使所述內部時鐘反相，以由此輸出經反相的內部時鐘；彼此串聯連接的第一和第二D觸發器，其用於分別接收所述經反相的內部時鐘作為時鐘；第二反相器，其用於接收所述取樣信號以及外部上電信號；鎖存器，其用於鎖存來自所述第二反相器的輸出；NAND門，其用於接收來自所述第二D觸發器的輸出以及來自所述鎖存器的輸出；第三反相器，其用於使來自所述NAND門的輸出反相；脈衝產生器，其用於通過使用來自所述第二D觸發器的輸出而產生脈衝；以及NOR門，其用於通過接收來自該脈衝產生器的輸出以及來自所述第三反相器的輸出的輸出而輸出所述取樣信號。
6.如權利要求5的操作時鐘控制器，其中所述鎖存裝置包括第一PMOS電晶體，其受控於所述外部上電信號且連接至電源電壓；第一和第二NMOS電晶體，其串聯連接於所述第一PMOS電晶體的漏極與地電壓之間並且分別受控於所述相位檢測信號和所述取樣信號；反相器，其連接至所述第一PMOS電晶體的漏極；以及第二PMOS電晶體，其連接於電源電壓與第一PMOS電晶體的漏極之間並且受控於來自所述反相器的輸出。
7.如權利要求6的操作時鐘控制器，其中所述使能信號產生裝置包括第一反相器，其受控於所述外部指令；鎖存器，其用於鎖存來自第一反相器的輸出；第二反相器，其用於將來自所述鎖存器的輸出反相；以及延遲，其用於延遲來自所述第二反相器的輸出。
8.如權利要求2的操作時鐘控制器，進一步包含使能信號產生裝置，其用於產生使能信號以響應外部指令，其中該使能信號與該頻率檢測信號邏輯地組合。
9.如權利要求8的操作時鐘控制器，其中所述單元延遲組包括多個單元延遲。
10.如權利要求9的操作時鐘控制器，其中所述取樣脈衝產生器包括第一反相器，其用於使所述內部時鐘反相，以由此輸出經反相的內部時鐘；彼此串聯連接的第一和第二D觸發器，其用於分別接收所述經反相的內部時鐘作為時鐘；第二反向器，其用於接收所述取樣信號以及外部上電信號；鎖存器，其用於鎖存來自所述第二反相器的輸出；NAND門，其用於接收來自所述第二D觸發器的輸出以及來自所述鎖存器的輸出；第三反相器，其用於使來自所述NAND門的輸出反相；脈衝產生器，其用於通過使用來自所述第二D觸發器的輸出而產生脈衝；以及NOR門，其用於通過接收所述脈衝產生器的輸出以及所述第三反相器的輸出而輸出所述取樣信號。
11.如權利要求10的操作時鐘控制器，其中所述鎖存裝置包括第一PMOS電晶體，其受控於外部上電信號並且連接至電源電壓；第一和第二NMOS電晶體，其串聯連接於第一PMOS電晶體的漏極與地電壓之間並且分別受控於所述相位檢測信號和所述取樣信號；反相器，其連接至所述第一PMOS電晶體的漏極；以及第二PMOS電晶體，其連接於電源電壓與第一PMOS電晶體的漏極之間並且受控於所述反相器的輸出。
12.如權利要求11的操作時鐘控制器，其中所述使能信號產生裝置包括第一反相器，其受控於所述外部指令；鎖存器，其用於鎖存來自所述第一反相器的輸出；第二反相器，其用於使來自所述鎖存器的輸出反相；以及延遲，其用於延遲來自第二反相器的輸出。
13.一種用於半導體存儲器的操作時鐘控制方法，其包含以下步驟(a)通過緩衝外部時鐘而輸出內部時鐘；及(b)輸出頻率檢測信號，其在該內部時鐘的頻率低於預定頻率時具有第一邏輯電平，並且在該內部時鐘的頻率高於預定頻率時具有第二邏輯電平，其中所述預定頻率低於該半導體存儲器的最大操作頻率。
14.如權利要求13的操作時鐘控制方法，其中所述步驟(b)包括(b1)通過順序延遲所述內部時鐘而輸出多個經延遲的時鐘；(b2)在該內部時鐘的上升沿處檢測所述經延遲的時鐘的邏輯電平，以由此輸出對應的相位檢測信號；(b3)輸出產生於該內部時鐘的預定點處的取樣信號；(b4)通過在該取樣信號被輸入的點處取樣並鎖存所述相位檢測信號而輸出相位檢測鎖存信號；(b5)輸出使能信號以響應外部指令而；以及(b6)通過邏輯組合所述相位檢測鎖存信號而輸出該頻率檢測信號。
15.如權利要求13的操作時鐘控制方法，其中所述步驟(b)包括(b1)通過順序延遲該內部時鐘而輸出多個經延遲的時鐘；(b2)在該內部時鐘的上升沿處檢測所述經延遲的時鐘的邏輯電平，以由此輸出對應的相位檢測信號；(b3)輸出產生於該內部時鐘的預定點處的取樣信號；(b4)通過在該取樣信號被輸入的點處取樣並鎖存該相位檢測信號而輸出相位檢測鎖存信號；(b5)通過邏輯組合該相位檢測鎖存信號而輸出該頻率檢測信號；(b6)輸出使能信號以響應外部指令；以及(b7)邏輯組合所述頻率檢測信號以及所述使能信號，以由此控制操作時鐘控制器的操作。
全文摘要
一種操作時鐘控制器，其用於防止半導體存儲器在外部時鐘的操作頻率高於預定頻率時操作。該操作時鐘控制器包括時鐘緩衝器，其用於緩衝外部時鐘以輸出內部時鐘；單元延遲組，其用於順序延遲該內部時鐘以輸出多個經延遲的時鐘；相位檢測塊，其用於在該內部時鐘的上升沿處檢測所述經延遲的時鐘的邏輯電平以輸出相位檢測信號；取樣脈衝產生器，其用於輸出產生於該內部時鐘的預定點處的取樣信號；鎖存塊，其用於通過在該取樣信號被輸入的點處取樣並鎖存該相位檢測信號而輸出相位檢測鎖存信號；以及頻率檢測塊，其用於通過邏輯組合該相位檢測鎖存信號而輸出頻率檢測信號。
文檔編號G11C7/00GK1828772SQ20051008431
公開日2006年9月6日 申請日期2005年7月12日 優先權日2005年2月28日
發明者許晃, 崔俊基 申請人:海力士半導體有限公司