一種改善印表機並行口乾擾適應性的方法及系統的製作方法
2024-01-21 18:29:15 1
專利名稱：一種改善印表機並行口乾擾適應性的方法及系統的製作方法
技術領域：
本發明涉及計算機技術領域，尤其涉及一種提升印表機並行接口的實用性能的方法，及系統。
隨著PC主機軟硬體性能的高速發展，目前比較複雜的列印作業，如漢字雷射列印和圖形圖象輸出應用領域，幾乎全部或越來越多地採用傳輸數據量較大的光柵圖象壓縮方式，因而對印表機並行口的數據傳輸速率的要求越來越高。為了滿足數據傳輸速率方面的要求，人們往往不得不犧牲幹擾防護方面的性能，因而對主機接口控制器的性能或接口電氣環境的要求隨之提高。另一方面，為了不過分降低幹擾防護能力，目前多數產品設計中一般又不得不把數據傳輸速率限定在500K Byte/S之內，因而對充分發揮高速雷射印表機的性能很不利。
圖1所示的是一種典型的印表機並行接口抗幹擾解決方案。xCtrol[3..0]表示印表機並行口的4條輸入控制線nInit，nSelectIn，nAutoFd，nStrobe，；XD[7..0]表示8條雙向數據線；xStatus[4..0]表示5條輸出狀態線Perror，nAck，Busy，nFault，Select。圖2a和圖2b是常規印表機並行接口常用的抗幹擾電原理圖W為限幅保護二極體，Rup為邏輯上拉電阻，T為schmitt反相整形器。在實際電路設計中，一般滿足條件R＜＜Rup，R＜＜Rsr(反相器輸入電阻)，所以R和C的參數選擇和schmitt整形器的V+和V-參數，基本上決定了該電路的抗幹擾能力和可能達到的數據傳輸速率。
典型的RC低通濾波網絡具有電路簡單和硬體成本低等優點，但在提高干擾防護能力和數據速率方面存在一些難以兼顧的矛盾。例如選擇較大的RC時間常數對提高干擾防護能力有利，但數據傳輸速率方面的性能很容易變劣。例如根據IEEE1284並行接口規範，在高速ECP工作模式下的nStrobe信號線的信號脈衝寬度可能小到500ns(參見圖3)以下。根據脈衝電路的暫態分析知識，我們知道為了滿足較大數據傳輸速率的要求，RC參數的選擇一般需要滿足3RC＜500ns。進一步工程估算表明，為了滿足1Mbyte/S左右數據速率的要求，該電路可有效濾除的幹擾脈衝的最大寬度不容易超過40ns，所以如果在非信號區間(本例中40ns..500ns)內出現脈衝幹擾，那麼只要幅度突破schmitt整形器的門檻電壓V+(約1.6V)和V-(約0.8V)，就很可能導致列印誤碼或其他穩定性問題。
在主機和印表機的並行口接駁方式中，在設備端觀察到的幹擾多以單脈衝「毛刺」形式出現，但跳變振鈴和隨機序列脈衝也偶有發生實例。如果幹擾出現在數據線，容易引起列印誤碼問題；如果幹擾出現在控制線，除了誤碼之外還往往導致IEEE1284接口協議狀態機的混亂。考察上述常規的解決方法，在幹擾有效防護區(＝＜40ns)和信號區(＞＝500ns)之間存在一個很寬的過渡區域，是限制幹擾防護和數據速率性能提升的外在表現。換言之，如果設法把該過渡區域的下限提高，但上限保持不變甚至下移，那麼等效於同時提升印表機並行接口的上述兩個主要的性能指標，對高速印表機應用很有意義。就目前常見的產品設計應用技術而言，傳統的模擬幹擾防護技術很難有效和高性能價格比地解決這類問題。
本發明提出的方法，是在印表機並行接口的控制線迴路中加入數位化幹擾防護模塊，去除幹擾信號之後，再輸出給後繼的IEEE1284邏輯模塊；所述數位化幹擾防護模塊的結構包括參數寄存器A，輸入比較器A，延遲計數器A，延遲比較器A和取樣鎖存器C；該數位化幹擾防護模塊去除幹擾信號的步驟包括1)由參數寄存器A根據經驗數據，設定幹擾信號的計數閾值X的值。
2)輸入比較器A通過比較取樣鎖存器C的輸出CtrolQ[3..0]和控制線輸入Ctrol[3..0]，實時監視控制線輸入的各種跳變；當兩組對應信號線的邏輯電平完全相同時，輸入比較器A將輸出無效的計數控制信號CountA，對延遲計數器A執行「復位清0」的操作；當兩組對應信號線的邏輯電平不同時，輸入比較器A將輸出正有效的計數控制信號CountA，對延遲計數器A執行「同步計數」的操作。
3)當延遲計數器A的計數值等於或大於參數寄存器A的預設限值計數閾值X的值時，延遲比較器A產生正有效的取樣控制信號SampleC，對取樣鎖存器C執行「取樣更新」的操作，取樣更新數據直接來自控制線輸入Ctrol[3..0]；4)取樣鎖存器C的輸出CtrolQ[3..0]就是抑制了脈衝幹擾的控制線信號。
本發明中的控制線輸入可通過RC低通濾波網絡和schmitt整形器與外部接口隔離。如果對數據速率有較高的要求，應注意選擇適當的RC參數值，以免對設計期望值產生明顯的影響。
本發明的參數寄存器可通過CPU優化算法獲取計數閾值X的動態最優設置。計數閥值X可根據如下關係式子取值Xmin＝＜X＜Xmax，Xmin＝Round(Tnoise/Tclock)，Xmax＝Round(Tsignal/Tclock-2)，其中，Xmax表示在最大數據傳輸速率期望值限定條件下，預值X的最大取值限制；Round表示對後面計算的結果進行取整運算；Tclock表示取樣時鐘的周期；Tsignal表示控制線中可能出現的最小信號脈衝寬度，與數據傳輸速率的期望值密切關聯；Tnoise＝Max(Tnoise_p，Tnoise_c)，表示設計希望的可有效抑制的最大幹擾脈衝參數。
本發明的改善印表機並行口乾擾適應性的系統，包括IEEE1284協議模塊，印表機控制器模塊，印表機並行接口的控制線迴路中加入數位化幹擾防護模塊，該數位化幹擾防護模塊包括參數寄存器A，輸入比較器A，延遲計數器A，延遲比較器A和取樣鎖存器C。
本發明適合如下的幹擾模型1)在1條或多條控制線上可同時出現脈衝幹擾；
2)單脈衝幹擾的最大寬度Tnoise_p不大於設計限值Tnoise，而且距離該幹擾始點Tnoise時刻控制線上不存在其他幹擾；3)序列脈衝幹擾的最大持續時間Tnoise_c不大於設計限值Tnoise，而且距離該幹擾始點Tnoise時刻控制線上不存在其他幹擾。
本發明方法的特點在於1)在保持較高數據傳輸速率前提條件下，可有效抑制控制線上出現的寬度不大於Tnoise的單脈衝幹擾，以及持續時間不大於Tnoise的序列脈衝幹擾；2)在並行口控制線的抗幹擾能力和數據速率之間確立了一種準定量關係式和簡單的數位化轉換途徑。通過可編程參數寄存器引入的CPU控制接口，不但可以增加工程設計的靈活性(如時鐘頻率選擇)，而且可以根據實際需要進一步優化控制參數，使這種數位化轉換途徑在更大範圍內靈活切換；3)本發明方法亦可施加在部分控制線組合上面；4)本發明方法適合採用FPGA或者ASIC的產品設計工藝。
圖1典型的印表機並行接口抗幹擾原理塊2a、2b基於RC模擬濾波技術的抗幹擾原理圖(nStrobe信號線為例)圖3ECP工作模式下高速並行口的部分信號線的時序圖示例圖4印表機並行口的數位化抗幹擾模塊的引入位置說明5數位化抗幹擾模塊的基本構成形式圖6脈衝幹擾抑制過程的波形示意圖實施方案參見圖5，本發明的數位化幹擾防護模塊包括參數寄存器A，輸入比較器A，延遲計數器A，延遲比較器A和取樣鎖存器C，工作原理可敘述如下輸入比較器A通過比較取樣鎖存器C的輸出CtrolQ[3..0]和控制線輸入Ctrol[3..0]，實時監視控制線輸入的各種跳變。當兩組對應信號線的邏輯電平完全相同時，輸入比較器A將輸出無效的計數控制信號CountA，對延遲計數器A產生「復位清0」的操作；當兩組對應信號線的邏輯電平不同時，輸入比較器A將輸出正有效的計數控制信號CountA，對延遲計數器A執行「同步計數」的操作。當延遲計數器A的計數值等於或大於參數寄存器A的預設限值計數閾值X的值時，延遲比較器A產生正有效的取樣控制信號SampleC，對取樣鎖存器C執行「取樣更新」的操作，取樣更新數據直接來自控制信號線Ctrol[3..0]。取樣鎖存器C的輸出CtrolQ[3..0]就是抑制了脈衝幹擾的控制線信號。
參數寄存器A提供X限值設置。X限值可以是一個或幾個固定的可供選擇的經驗數據，也可以通過CPU接口實現動態最優設置。最優設置數據一般需要通過CPU自適應學習算法獲取。
本例中，如果取樣時鐘頻率Clock＝40MHz，預值x＝10，那麼可有效抑制出現在控制線上的寬度或持續時間不大於250ns的脈衝幹擾，比常規的解決方案有了明顯的提高。在X的最大取值限定範圍內，預值X取得越大，可有效提供防護的幹擾範圍也就越大，但留給IEEE1284模塊的相關應答邏輯的延遲時間裕度也會越小。超過一定的範圍，隨著預值X的上升，數據傳輸速率將開始下降，表明進入需要通過降低數據傳輸速率獲取幹擾防護能力提升的區域。
圖6波形示意圖可用於說明控制線上脈衝幹擾的抑制過程。仍以ECP工作模式中的一部分信號邏輯關係為例nStrobe表示由主機並行口控制器發出的正常的控制線選通信號波形；xLpStrb表示nStrobe信號線受到脈衝幹擾後反映在Schmitt整形隔離器的輸出信號波形，陰影部分表示由於幹擾而使原來的邏輯關係受到破壞；/LpStrb表示經過數字抗幹擾模塊處理後nStrobe的對應信號波形，原始的邏輯關係得到恢復；Busy表示由後繼IEEE1284模塊產生的返回主機的應答信號。在xLpStrb波形中，t4～t5期間發生過一次單脈衝幹擾，t7～t8期間發生過一次序列脈衝幹擾，但是只要距離起始幹擾點的Tnoise左右位置上幹擾消失，那麼不管單脈衝幹擾或者序列脈衝幹擾都可以被有效抑制。此外，如果多條控制線受到幹擾，那麼Tnoise_p或Tnoise_c的計時起點應從其中的最早幹擾點開始，而且要求在經過Tnoise的延遲後幹擾已經消失。另一種特殊情況發生在某控制線正常信號跳變及其延遲Tnoise後的時間點，如果伴隨其他脈衝幹擾發生，那麼同樣要求在該時間點前後位置上幹擾消失。由此可見，本方法要求控制線上出現的任何一次同步到Tclock的電平跳變，不管是正常的信號跳變還是幹擾跳變，都要求在延遲Tnoise之後的前後位置上幹擾消失，否則幹擾脈衝仍有可能被傳遞到後繼的IEEE1284模塊。
對比測試表明，在常規並行接口抗幹擾基礎上附加本發明提出的方法，對常見的控制線脈衝幹擾的抑制能力有明顯的提高。此外，由於控制線輸入迴路中的RC參數可以取得較小，所以在ECP工作模式下的不難實現每秒1M Byte以上的數據傳輸速率。
權利要求
1.一種改善印表機並行口乾擾適應性的方法，在印表機並行接口的控制線迴路中加入數位化幹擾防護模塊，去除幹擾信號之後，再輸出給後繼的IEEE1284邏輯模塊；其特徵在於所述數位化幹擾防護模塊的結構包括參數寄存器A，輸入比較器A，延遲計數器A，延遲比較器A和取樣鎖存器C；該數位化幹擾防護模塊去除幹擾信號的步驟包括1)由參數寄存器A根據經驗數據，設定幹擾信號的計數閾值X的值；2)輸入比較器A通過比較取樣鎖存器C的輸出CtrolQ[3..0]和控制線輸入Ctrol[3..0]，實時監視控制線輸入的各種跳變；當兩組對應信號線的邏輯電平完全相同時，輸入比較器A將輸出無效的計數控制信號CountA，對延遲計數器A執行「復位清0」的操作；當兩組對應信號線的邏輯電平不同時，輸入比較器A將輸出正有效的計數控制信號CountA，對延遲計數器A執行「同步計數」的操作。3)當延遲計數器A的計數值等於或大於參數寄存器A的預設限值計數閾值X的值時，延遲比較器A產生正有效的取樣控制信號SampleC，對取樣鎖存器C執行「取樣更新」的操作，取樣更新數據直接來自控制線輸入Ctrol[3..0]；4)取樣鎖存器C的輸出CtrolQ[3..0]就是抑制了脈衝幹擾的控制線信號。
2.如權利要求1所述的改善印表機並行口乾擾適應性的方法，其特徵在於控制線輸入通過RC低通濾波網絡和schmitt整形器與外部接口隔離。
3.如權利要求1所述的改善印表機並行口乾擾適應性的方法，其特徵在於參數寄存器A通過CPU接口接收計數閾值X設置的優化算法，實現動態最優設置。
4.如權利要求1或2或3所述的改善印表機並行口乾擾適應性的方法，其特徵在於所述計數閾值X滿足Xmin＝＜X＜Xmax，Xmin＝Round(Tnoise/Tclock)，Xmax＝Round(Tsignal/Tclock-2)。
5.一種改善印表機並行口乾擾適應性的系統，包括IEEE1284協議模塊，印表機控制器模塊，其特徵在於印表機並行接口的控制線迴路中加入數位化幹擾防護模塊，該數位化幹擾防護模塊包括參數寄存器A，輸入比較器A，延遲計數器A，延遲比較器A和取樣鎖存器C。
6.如權利要求5所述的改善印表機並行口乾擾適應性的系統，其特徵在於控制線輸入通過RC低通濾波網絡和schmitt整形器與外部接口隔離。
全文摘要
本發明涉及一種改善印表機並行口乾擾適應性的方法及系統，在印表機並行接口的控制線迴路中加入數位化幹擾防護模塊，該模塊結構包括參數寄存器A，輸入比較器A，延遲計數器A，延遲比較器A和取樣鎖存器C；通過該模塊去除幹擾信號之後，再輸出給後繼的IEEE1284邏輯模塊。本發明在並行口控制線的抗幹擾能力和數據速率之間確立了一種準定量關係式和簡單的數位化轉換途徑，在保持較高數據傳輸速率前提條件下，可有效抑制控制線上出現的寬度不大於Tnoise的單脈衝幹擾，以及持續時間不大於Tnoise的序列脈衝幹擾。可廣泛應用於印表機控制領域。
文檔編號G06F3/00GK1470982SQ0314885
公開日2004年1月28日 申請日期2003年6月13日 優先權日2003年6月13日
發明者陳文先, 徐忠良 申請人:上海北大方正科技電腦系統有限公司