一種高性能可配置近似全加器
2024-04-16 16:36:05
1.本發明涉及數字集成電路、容錯計算密集型應用領域，提供了一種高性能可配置近似全加器，用於動態調節系統的計算精度和功耗開銷。
背景技術：
2.近年來，人工智慧等計算密集型應用的重要性愈發提高。但是這類應用的數據量和計算量十分巨大，帶來了較高的計算功耗和存儲需求，限制了其在對低功耗需求較高的行動裝置中的應用。
3.近似計算技術是近年出現的一種很有效的電路系統節能方法，它通過犧牲一定的計算精度來獲取可觀的電路功耗、延時收益。諸多計算密集型應用如多媒體識別與處理，數據挖掘，人工智慧等固有錯誤容忍能力，對於這類應用來說，精確的計算結果並不是十分必要的。因此，近似計算十分適合具有容錯能力的計算密集型應用。雖然近似計算可以節省大量的功耗，但即便是在同一應用場景下，在某些特定的數據輸入下，系統的輸出質量可能發生嚴重的損失。而精度可配置計算設計能高效地解決這一問題，它能動態的配置計算的精度以適應不同的精度需求，靈活調節輸出質量與功耗開銷之間的關係。
4.全加器作為集成電路中大量復用的一個基本單元，高效的全加器單元對提升系統的能效有著非常重要的作用。目前，大多數可配置近似全加器設計大多以傳統的精確全加器作為基線設計，在此基礎上添加一些額外結構以完成計算精度動態可配置的功能，通過對這類結構控制端信號的配置來動態地調節電路的運算邏輯。但由許多設計都添加了較為複雜的額外結構，進而引入可觀的額外功耗、延時和功耗開銷，存在較大的改進空間。因此，我們致力於提出一種新型的高性能可配置近似全加器。
技術實現要素：
5.技術問題：針對以上不足，本發明提出一種高性能的可配置近似全加器設計，該設計面積開銷小，能夠實現系統計算精度動態調節和降低功耗，同時也能提升加法器的計算速度。
6.技術方案：本發明的一種高性能的可配置近似全加器包括可配置進位傳播信號運算單元和求和運算電路單元；
7.可配置進位傳播信號運算單元，其中的輸入端接參與加法運算的三個加數輸入信號端和全加器工作模式控制信號端，中間運算信號端輸出至求和運算單元，輸出端為進位傳播信號端；其中，三個加數輸入信號端為第一加數輸入信號端、第二加數輸入信號端、第三加數輸入信號端；
8.求和運算電路單元，其中的輸入端接收參與加法運算的三個加數輸入信號端和中間運算信號端，輸出端為和位信號端。
9.所述的可配置進位傳播信號運算單元包括：
10.第一pmos管、第二pmos管的源端接至電源，漏端接至第三pmos管和第四pmos管的
源端，所述第一pmos管、第二pmos管、第三pmos管的柵端分別接至參與加法運算的三個加數輸入信號端，第四pmos管的柵端接至全加器工作模式控制信號端；第一nmos管的漏端接至第三pmos管、第四pmos管的漏端，第二nmos管的漏端接至第一nmos管的源端，第三nmos管和第四nmos管的漏端接至第二nmos管的源端，第三nmos管和第四nmos管的源端接地，所述第一nmos管、第三nmos管、第四nmos管的柵端分別接至參與加法運算的三個加數輸入信號端，第二nmos管的柵端截至全加器工作模式控制信號端；第五pmos管的源端接至電源，漏端接至第六pmos管的源端，所述第五pmos管和第六pmos管的柵端分別連接至參與加法運算的第二加數輸入信號端、第一加數輸入信號端。
11.所述的可配置進位傳播信號運算單元包括：
12.第五nmos管的漏端接至第六pmos管的漏端，源端接至第六nmos管的漏端，第六nmos管的源端接地，所述第五nmos管和第六nmos管的柵端分別連接至參與加法運算的第一加數輸入信號端、第二加數輸入信號端；第一反相器的輸入端接至第四pmos管、第五pmos管、第四nmos管、第五nmos管、第六pmos管、第六nmos管的漏端，輸出端接進位傳播信號端。
13.所述的求和運算電路單元包括：
14.第七pmos管、第八pmos管、第九pmos管的源端接至電源，漏端接至第十pmos管的源端，所述第七pmos管、第八pmos管、第九pmos管的柵極分別接至參與加法運算的三個加數輸入信號端，第十pmos管的柵極接至第三pmos管、第四pmos管、第六pmos管和第一nmos管、第五nmos管的漏端；第十一pmos管的源端接至電源，漏端接至第十二pmos管的源端，第十三pmos管的源端接至第十二pmos管的漏端，所述第十一pmos管、第十二pmos管、第十三pmos管的柵端分別接至參與加法運算的三個加數輸入信號端。
15.所述的求和運算電路單元包括：
16.第七nmos管的漏端接至第十pmos管的漏端，第八nmos管、第九nmos管、第十nmos管的漏端接至第七nmos管的源端，源端接地；所述的第七nmos管的柵極接至第三pmos管、第四pmos管、第六pmos管和第一nmos管、第五nmos管的漏端，第八nmos管、第九nmos管、第十nmos管的柵極分別接至參與加法運算的三個加數輸入信號端；第十一nmos管的漏端接至第十三pmos管的源端，第十二nmos管的漏端接至第十一nmos管的源端，第十三nmos管的漏端接至第十二nmos管的源端，第十三nmos管的源端接地；所述第十一nmos管、第十二nmos管、第十三nmos管的柵極分別接至參與加法運算的三個加數輸入信號端；第二反相器的輸入端接至第十三pmos管和第十三nmos管的漏端，輸出端輸出求和信號端。
17.當全加器模工作模式控制信號en＝1時，所述可配置近似全加器電路工作處於精確模式，計算邏輯與精確全加器保持一致。
18.所述的全加器工作模式控制信號端，當全加器模工作模式控制信號en＝0時，所述可配置近似全加器工作處於近似模式，所述的可配置進位傳播信號運算單元的邏輯表達式為：co＝ab，所述求和運算電路單元的輸出信號的邏輯表達式為
19.其中，co為輸出端為進位傳播信號，s為和位信號，為第一加數輸入信號a的取反值，為第二加數輸入信號b的取反值。
20.有益效果：本發明採用以上技術方案與現有技術相比，具有以下技術效果：
21.(1)電路結構簡單，佔用的面積小。
22.(2)電路在近似模式下，功耗、功耗延時積縮減明顯。
23.(3)電路在近似模式下的計算誤差小。
附圖說明
24.圖1是本發明的電路結構示意圖。
25.圖2a是本發明中可配置進位傳播信號運算電路在精確模式下的等效電路圖。
26.圖2b是本發明在精確模式下的邏輯真值表。
27.圖3a是本發明中可配置進位傳播信號運算電路在近似模式下的等效電路圖。
28.圖3b是本發明在近似模式下的邏輯真值表。
29.圖4a展示了n比特精確波紋進位加法器的邏輯結構圖及進位傳播鏈。
30.圖4b展示了實施例中近似位數為(n-2)的n比特波紋進位加法器的邏輯結構圖及進位傳播鏈。
31.圖中有：控制信號端en，中間運算信號端nco，進位傳播信號端co，和位信號端s，第一加數輸入信號端a、第二加數輸入信號端b、第三加數輸入信號端c
in
；第二加數輸入信號端b、第一加數輸入信號端a；
32.第一pmos管p1，第二pmos管p2，第三pmos管p3，第四pmos管p4，第五pmos管p5，第六pmos管p6，第七pmos管p7、第八pmos管p8、第九pmos管p9，第十pmos管p10，第十一pmos管p11，第十二pmos管p12，第十三pmos管p13；
33.第一nmos管n1，第二nmos管n2，第三nmos管n3，第四nmos管n4，第五nmos管n5，第六nmos管n6，第七nmos管n7，第八nmos管n8，第九nmos管n9、第十nmos管n10，第十一nmos管n11，第十二nmos管n12第十三pmos管p13。
具體實施方式
34.以下內容將結合附圖和具體的實施方式來對本發明的功能特點進行說明。
35.本發明的一種高性能的可配置近似全加器，該可配置近似全加器包括可配置進位傳播信號運算單元和求和運算電路單元；
36.可配置進位傳播信號運算單元，其中的輸入端接參與加法運算的三個加數輸入信號端和全加器工作模式控制信號端en，中間運算信號端nco輸出至求和運算單元，輸出端為進位傳播信號端co；其中，三個加數輸入信號端為第一加數輸入信號端a、第二加數輸入信號端b、第三加數輸入信號端c
in
；
37.求和運算電路單元，其中的輸入端接收參與加法運算的三個加數輸入信號端和中間運算信號端nco，輸出端為和位信號端s。
38.所述的可配置進位傳播信號運算單元包括：
39.第一pmos管p1、第二pmos管p2的源端接至電源，漏端接至第三pmos管p3和第四pmos管p4的源端，所述第一pmos管p1、第二pmos管p2、第三pmos管p3的柵端分別接至參與加法運算的三個加數輸入信號端，第四pmos管p4的柵端接至全加器工作模式控制信號端en；第一nmos管n1的漏端接至第三pmos管p3、第四pmos管p4的漏端，第二nmos管n2的漏端接至第一nmos管n1的源端，第三nmos管n3和第四nmos管n4的漏端接至第二nmos管n2的源端，第三nmos管n3和第四nmos管n4的源端接地，所述第一nmos管n1、第三nmos管n3、第四nmos管n4
的柵端分別接至參與加法運算的三個加數輸入信號端，第二nmos管n2的柵端截至全加器工作模式控制信號端en；第五pmos管p5的源端接至電源，漏端接至第六pmos管p6的源端，所述第五pmos管p5和第六pmos管p6的柵端分別連接至參與加法運算的第二加數輸入信號端b、第一加數輸入信號端a。
40.所述的可配置進位傳播信號運算單元包括：
41.第五nmos管n5的漏端接至第六pmos管p6的漏端，源端接至第六nmos管n6的漏端，第六nmos管n6的源端接地，所述第五nmos管n5和第六nmos管n6的柵端分別連接至參與加法運算的第一加數輸入信號端a、第二加數輸入信號端b；第一反相器的輸入端接至第四pmos管p4、第五pmos管p5、第四nmos管n4、第五nmos管n5、第六pmos管p6、第六nmos管n6的漏端，輸出端接進位傳播信號端co。
42.所述的求和運算電路單元包括：
43.第七pmos管p7、第八pmos管p8、第九pmos管p9的源端接至電源，漏端接至第十pmos管p10的源端，所述第七pmos管p7、第八pmos管p8、第九pmos管p9的柵極分別接至參與加法運算的三個加數輸入信號端，第十pmos管p10的柵極接至第三pmos管p3、第四pmos管p4、第六pmos管p6和第一nmos管n1、第五nmos管n5的漏端；第十一pmos管p11的源端接至電源，漏端接至第十二pmos管p12的源端，第十三pmos管p13的源端接至第十二pmos管p12的漏端，所述第十一pmos管p11、第十二pmos管p12、第十三pmos管p13的柵端分別接至參與加法運算的三個加數輸入信號端。
44.所述的求和運算電路單元包括：
45.第七nmos管n7的漏端接至第十pmos管p10的漏端，第八nmos管n8、第九nmos管n9、第十nmos管n10的漏端接至第七nmos管n7的源端，源端接地；所述的第七nmos管n7的柵極接至第三pmos管p3、第四pmos管p4、第六pmos管p6和第一nmos管n1、第五nmos管n5的漏端，第八nmos管n8、第九nmos管n9、第十nmos管n10的柵極分別接至參與加法運算的三個加數輸入信號端；第十一nmos管n11的漏端接至第十三pmos管p13的源端，第十二nmos管n12的漏端接至第十一nmos管n11的源端，第十三nmos管n13的漏端接至第十二nmos管n12的源端，第十三nmos管n13的源端接地；所述第十一nmos管n11、第十二nmos管n12、第十三nmos管n13的柵極分別接至參與加法運算的三個加數輸入信號端；第二反相器的輸入端接至第十三pmos管p13和第十三nmos管n13的漏端，輸出端輸出求和信號端s。
46.當全加器模工作模式控制信號en＝1時，所述可配置近似全加器電路工作處於精確模式，計算邏輯與精確全加器保持一致。
47.所述的全加器工作模式控制信號端en，當全加器模工作模式控制信號en＝0時，所述可配置近似全加器工作處於近似模式，所述的可配置進位傳播信號運算單元的邏輯表達式為：co＝ab，所述求和運算電路單元的輸出信號的邏輯表達式為其中，co為輸出端為進位傳播信號，s為和位信號，為第一加數輸入信號a的取反值，為第二加數輸入信號b的取反值。
48.如圖1所示為本發明所述的高性能可配置近似全加器電路結構圖，全加器電路包括兩個部分：可配置進位傳播信號運算單元和求和運算單元。
49.可配置進位傳播信號運算單元共有4個輸入埠和一個輸出埠。輸入埠分別為用於加法運算的三個加數a、b、c
in
和全加器工作模式控制信號en，單元的輸出埠輸出進
位傳播信號，可配置進位傳播信號的運算單元的計算邏輯為co＝ab+(a+b)*c
in
*en。
50.求和運算單元共有4個輸入埠和一個輸出埠。輸入埠分別為用於加法運算的三個加數a、b、c
in
和可配置進位傳播信號運算單元產生的中間計算信號nco，單元的輸出埠為求和結果，求和運算單元的計算邏輯為果，求和運算單元的計算邏輯為
51.當en＝1時，柵端連接至en的nmos管導通，柵端連接至en的pmos管截止，此時可配置進位傳播信號運算單元的等效電路圖如圖2a所示，從圖2a可得此時進位傳播信號運算邏輯為co＝ab+(a+b)*c
in
，結合圖1中求和運算單元的結構圖得此時求和運算邏輯為此時可配置近似全加器的真值表如圖2b所示。從圖2b可知此時全加器的運算邏輯與精確全加器的運算邏輯保持一致。
52.當en＝0時，柵端連接至en的nmos管截止，這導致與之串聯的柵端分別連接至a和b的nmos被屏蔽，柵端連接至en的pmos管導通，這導致與之並聯的柵端連接至c
in
的pmos管被短路，此時可配置進位傳播信號運算單元的等效電路圖如圖3a所示，從圖3a可得此時進位傳播信號運算邏輯為co＝ab，不再與c
in
有關。結合圖1中求和運算單元得結構圖得此時得求和運算邏輯為對應的真值表如圖3b所示。從圖3b可知，當輸入a、b、c
in
分別為1、0、1或1、1、0時，電路的計算結果將會發生錯誤，此時近似co比精確co小了1，而近似s比精確s偏大了1。若假設輸入的三個加數a、b、c
in
符合均勻分布，那麼與精確全加器相比，輸出埠co有更大的概率保持為邏輯0，輸出埠s有更大的概率保持為邏輯1，這樣的特性能夠幫助降低精度損失，同時電路的開關活動性得到減弱，進而功耗得到降低。
53.圖4a和圖4b分別展示了精確的n比特波紋進位加法器和實施例中近似位數為(n-2)的n比特波紋進位加法器的電路邏輯結構圖。如圖4a所示，對於一個n比特的波紋進位加法器而言，最壞的傳播延時出現在最低位進位信號逐級傳遞至最高位並且被吸收的情形，此時最長進位傳播鏈的長度為n。圖4b的波紋進位加法器由n個本發明所述的高性能可配置近似全加器組成，每一個全加器的co輸出埠連接至下一個全加器的c
in
埠，且低(n-2)位的全加器工作在近似模式。由於可配置進位傳播信號運算單元在近似模式下的運算結果不再與c
in
有關，所以圖4所展示的波紋進位加法器的最長進位鏈長度僅為2，與精確的n比特波紋進位加法器相比，關鍵路徑的延時能得到大量的縮減。同時由於每一比特的全加器開關活動性都能夠得到減弱，整個加法運算的功耗也能夠得到顯著的降低。
54.以上所述的內容和展示的附圖，僅為本發明的較佳實施例，但本發明的保護範圍不僅限於此，任何熟悉本技術領域的相關技術人員，在本發明的方案內進行的變化、替換或修飾，皆應包含在本發明的保護範圍之內。