延遲電路的製作方法
2023-10-11 13:19:54
專利名稱：延遲電路的製作方法
技術領域：
本發明涉及一種延遲電路，具體，涉及一種具有取決於溫度的延 遲特性的延遲電路。
背景技術：
半導體器件通常具有溫度特性，由此使得特性隨溫度變化。信號 延遲特性是這種溫度特性之一。如果工作電源電壓較高，那麼信號延 遲特性表現出正溫度係數，示出延遲隨溫度的增加而增加。另一方面， 如果工作電源電壓較低，那麼延遲特性顯示出負溫度係數，表現出延 遲隨溫度的減小而增加。半導體器件包括用於調整信號時間的延遲電 路。在延遲電路中，如果工作電源電壓較低，那麼延遲特性也顯示出 負溫度係數。
近年來，半導體器件在低工作電源電壓下工作。特別地，可攜式 器件、邏輯裝置等的存儲器通過使用較低的電壓來減小功耗的需求不 斷增加。由此，在這種半導體器件中，信號延遲特性的負溫度係數變 為更明確。信號延遲特性的較大負溫度係數導致外部輸入信號的時間 調整的困難，這需要減小工作速度。在日本未審查專利申請公開號
2003-273712中，公開了一種用於減小延遲電路的延遲特性的負溫度系 數的技術(在下文中稱為相關技術)。
延遲電路典型地被配置為多級延遲電路，包括多級連接的多個延 遲電路。圖15示出了根據相關技術的多級延遲電路100的電路圖。如圖 15所示，多級延遲電路100包括串聯連接的延遲電路101和102。在延遲 電路101和102的每一個中，電阻器R和由MOS電晶體MC構成的電容器 被連接到反相器INV的輸出。 用於多級延遲電路100的電容器利用MOS電晶體MC的寄生電容形 成。當MOS電晶體MC未被導通時，電容器的電容值較小，當MOS晶體 管MC導通時，其較大。MOS電晶體MC的閾值電壓具有溫度特性。
例如，由PMOS電晶體構成的MOS電晶體MC的閾值電壓隨溫度增 加而變為更高。另一方面，由NMOS電晶體構成的MOS電晶體MC的閾 值電壓隨溫度增加而變為更低。因此，電容器的電容值大的電壓範圍 隨溫度增加而變為更寬。由此，由電阻器R和電容器確定的時間常數隨 溫度增加而變為更高。此外，延遲電路101和102的輸出信號的延遲時 間隨溫度增加而變為更長。因此，多級延遲電路100藉助於MOS電晶體 MC的寄生電容的溫度特性，總體上減小延遲電路的延遲特性的負溫度 係數。
多級延遲電路100還包括復位電晶體RTr。延遲電路101的復位晶體 管RTr導致延遲電路101的輸出信號迅速地上升。另一方面，延遲電路 102的復位電晶體RTr導致延遲電路102的輸出信號迅速地下降。因此， 復位電晶體RTr導致延遲電路101和102的輸出信號迅速地上升或下降。
在多級延遲電路100中，延遲信號被輸入到後一級中連接的延遲電 路的反相器INV。此外，該延遲電路被彼此反相。例如，如果一級中的 延遲電路延遲了上升沿，那麼該延遲電路利用輸入信號的上升沿的延 遲輸出下降沿。然後，後一電路中的延遲電路利用來自前一級延遲電 路的信號的下降沿的延遲輸出上升沿。
但是，本發明人認識到以下幾點。在多級延遲電路100中，復位晶 體管RTr響應於輸入信號IN變為非導通。因此，每個延遲電路的輸出開 始改變時的時間對應於反相器INV的輸出改變時的時間。當NMOS晶體 管N1變為導通之後PM0S電晶體PI變為非導通時，第一級中的延遲電路 101的反相器INV的輸出發生了變化。NMOS電晶體Nl是高閾值電晶體，
而PM0S電晶體P1是低閾值電晶體。在NM0S電晶體N1變為導通之後， 延遲發生，直到PM0S電晶體P1變為非導通。該延遲在反相器中引起延 遲。另一方面，當PMOS電晶體P2變為導通之後NMOS電晶體N2變為不 導通時，後一級中的延遲電路102的反相器INV的輸出改變。PMOS晶 體管P2是高閾值電晶體，以及NMOS電晶體N2是低閾值電晶體。在 PMOS電晶體P2變為導通之後，延遲發生，直到NMOS電晶體N2變為不 導通。該延遲在反相器中引起延遲。
圖16示出了根據相關技術的多級延遲電路100的工作時序圖。如圖 16所示，在每個延遲電路的反相器INV的輸入改變之後，多級延遲電路 100產生了延遲時間A，這改變了其輸出。因為延遲時間A是反相器INV 的延遲，因此它具有與電晶體閾值的溫度特性一致的溫度特性。延遲 時間A的溫度特性顯示出與其他電路中一樣的負溫度係數。如果延遲時 間A的負溫度係數大於由電阻器和電容器產生的延遲時間的正溫度系 數，那麼多級延遲電路100不能產生顯示出正溫度係數的整個電路的延 遲時間。換句話說，在相關技術的延遲電路中，由電阻器和電容器產 生的延遲時間的正溫度係數被反相器INV的延遲時間抵消。此外，因為 由多級延遲電路100產生的延遲時間的溫度特性是反相器INV的延遲時 間的負溫度係數和由電阻器和電容器產生的延遲時間的正溫度係數的 混合，因此延遲時間的計算十分複雜，以及難以準確地設置延遲時間。
發明內容
在一個實施例中，提供一種延遲電路，包括延遲時間設置電路、 第一電晶體和第二電晶體。延遲時間設置電路根據輸入信號設置輸出 信號的延遲時間。第一電晶體被連接到延遲時間設置電路的輸入端。 第一電晶體將第一電壓設置到延遲時間設置電路的輸入端。第二晶體
管被連接到延遲時間設置電路的輸出端。第二電晶體將延遲時間設置 電路的輸出端復位到第二電壓，以及在第一電壓被設置之後，清除該 延遲時間設置電路的輸出端的復位。 在本發明的一個實施例的延遲電路中，第二電晶體將延遲時間設 置電路的輸出端復位到第二電壓(例如，復位電壓)，以及第一晶體 管將第一電壓(例如，輸入電壓)設置到延遲時間設置電路的輸入端。 在此之後，延遲時間設置電路的輸出端的復位被清除。響應於該復位 清除，該延遲時間設置電路的輸出電壓從復位電壓改變為輸入電壓。 此時，延遲時間設置電路的輸出電壓改變為根據設置的延遲時間識別 輸出電壓變化的電壓。因此，在將輸入電壓設置到延遲時間設置電路 之後，延遲電路清除該復位，然後在清除該復位時，讓該延遲時間設 置電路的輸出信號開始轉變。由此與相關技術的延遲電路不同，本發 明的一個實施例的延遲電路中產生的延遲時間不包含由反相器INV引 起的延遲時間，以便它與由延遲時間設置電路設置的時間基本上相同。 因此可以通過基於該復位清除時間，計算由單級延遲電路產生的延遲 時間。此外，通過在設計階段中準確地設計基本時間和延遲時間，可 以正確地設置延遲時間。此外，通過設置由延遲時間設置電路產生的 延遲時間顯示出正溫度係數，可以設置延遲時間中產生的延遲時間顯 示出正溫度係數。
此外，如果延遲時間設置電路的輸出信號被用作後一級的復位清 除信號和在多級中連接多個延遲電路，那麼整個電路的延遲時間等於 通過每一級的延遲時間設置電路設置的延遲時間總和。由此本發明的 一個實施例的延遲電路可以設置具有正溫度係數的大延遲時間。
本發明的延遲電路能夠準確的設置信號延遲時間和允許信號延遲 特性顯示出正溫度係數。
從下面結合附圖描述某些優選實施例，將使本發明的上述及其他 目的、優點和特點更明顯，其中-
圖l是根據本發明第一實施例的多級延遲電路的電路圖； 圖2示出了根據第一實施例的延遲時間設置電路的輸出電壓變化 的曲線圖3示出了根據第一實施例的延遲時間設置電路的輸出電壓變化 的曲線圖4示出了根據第一實施例的多級延遲電路的時序圖； 圖5是使用根據第一實施例的多級延遲電路作為DRAM的內部電 路的結構框圖6示出了根據第一實施例的DRAM和多級延遲電路的外圍電路
中的延遲時間的溫度特性視圖7是根據本發明第二實施例的多級延遲電路的電路圖； 圖8示出了根據第二實施例的多級延遲電路的時序圖； 圖9是根據本發明第三實施例的多級延遲電路的電路圖； 圖10示出了根據第三實施例的多級延遲電路中的開關狀態和延遲
時間之間的關係視圖ll是根據本發明第四實施例的多級延遲電路的電路圖12示出了根據第四實施例的多級延遲電路的時序圖13是根據本發明第五實施例的多級延遲電路的電路圖14示出了根據第五實施例的多級延遲電路的時序圖15是根據相關技術的多級延遲電路的電路圖；以及
圖16示出了根據相關技術的多級延遲電路的時序具體實施例方式
現在將參考說明性實施例來描述發明。所屬領域的技術人員應當 認識到，使用本發明的教導可以完成許多選擇性實施例，以及本發明 不局限於用於說明性目的而例示的實施例。
第一實施例
下面參考附圖描述本發明的示例性實施例。圖l示出了根據本發明 第一實施例的多級延遲電路l的電路圖。如圖1所示，例如，多級延遲 電路1包含串聯連接的延遲電路10和11。每個延遲電路10和U包括第一
和第二電晶體和延遲時間設置電路。
延遲電路10的第一電晶體是設置電晶體STr10，例如，由NMOS晶 體管構成。設置電晶體STrlO的漏極被連接到延遲時間設置電路DC 10 的輸入，以及源極被連接到地電壓VSS。輸入信號IN被輸入到設置晶體 管STrlO的柵極。對於第一實施例的設置電晶體STRIO，與製造工藝中 生產標準電晶體的閾值電壓相比，使用具有更低的閾值電壓Vth的晶體 管。
延遲電路10的第二電晶體是復位電晶體RTr10，例如，由PMOS晶 體管構成。復位電晶體RTrl0的漏極被連接到延遲時間設置電路DC10 的輸出，以及源極被連接到電源電壓VDD。輸入信號IN被輸入到復位 電晶體RTrlO的柵極。對於第一實施例的復位電晶體RTrlO，與製造工 藝中生產標準電晶體的閾值電壓相比，使用具有更低的閾值電壓Vth的 電晶體。
延遲電路10的延遲時間設置電路DC10包括電阻器R10和電容器晶 體管CTrlO (是延遲電路10中的PMOS電晶體)。電阻器R10的一端是 延遲時間設置電路DC10的輸入端Din10。電阻器R10的另一端是延遲時 間設置電路DC10的輸出端Dout10。此外，電容器電晶體CTrlO的柵極 被連接到電阻器R10的另一端。電容器電晶體CTrlO的源極和漏極被連 接到電源電壓VDD。之後將詳細描述電容器電晶體CTrlO的電容值。
延遲電路ll的第一電晶體是，例如，由PMOS電晶體構成的設置晶 體管STrll。設置電晶體STrll的漏極被連接到延遲時間設置電路DCll 的輸入，以及源極被連接到電源電壓VDD。延遲時間設置電路DC10的 輸入信號被輸入到設置電晶體STrll的柵極。對於設置電晶體STrll，
使用具有製造工藝中生產標準電晶體的閾值電壓的電晶體。
延遲電路ll的第二電晶體是復位電晶體RTrll，例如，由NMOS晶 體管構成。該復位電晶體RTrll的漏極被連接到延遲時間設置電路
DC11的輸出，以及源極被連接到地電壓VSS。延遲時間設置電路DCIO 的輸出信號被輸入到復位電晶體RTrll的柵極。對於復位電晶體RTrll，
使用具有製造工藝中生產標準電晶體的闊值電壓的電晶體。
延遲電路11的延遲時間設置電路DC11包括電阻器R11和電容器晶 體管CTfll (是延遲電路ll中的NMOS電晶體)。電阻器R11的一端是 延遲時間設置電路DCll的輸入端Dinll。電阻器R11的另一端是延遲時 間設置電路DCl的輸出端DoutU，其連接到多級延遲電路l的輸出端 OUT。此外，電容器電晶體CTrll的柵極被連接到電阻器Rll的另一端。 電容器電晶體CTrll的源極和漏極被連接到地電壓VSS。之後將詳細描 述電容器電晶體CTrll的電容值。
電容器電晶體CTrlO和CTrll用柵極的寄生電容形成電容器。該電 容器的電容值根據源區/漏區和阱區之間形成的耗盡層的寬度而變化， 該寬度隨著施加到柵極的電壓變化而變化。例如，如果使用PMOS晶體 管作為電容器電晶體CTrlO，那麼當電源電壓VDD被施加到柵極時，該 電容值較小，以及當地電壓VSS被施加到柵極時，該電容值較大。此外， 如果使用NMOS電晶體作為電容器電晶體CTrIl，那麼當地電壓VSS被 施加到柵極，該電容值較小，以及當電源電壓VDD被施加到柵極時， 該電容值較大。
現在，下面將詳細描述延遲時間設置電路DCIO。在延遲時間設置 電路DC10中，第一電壓(例如，輸入電壓)被設置到輸入端DinlO，以 及第二電壓(例如，復位電壓)被設置到輸出端DoutlO。在此條件下， 當復位電晶體RTrlO清除該復位時，輸出端DoutlO處的輸出電壓從復位 電壓改變為輸入電壓。此時，輸出電壓根據曲線變化，該曲線基於由 電阻器R10的電阻值和電容器電晶體CTrl0的電容值確定的時間常數來 設置。優選在設置了輸入電壓之後清除該復位狀態。在該實施例中， 處於第一級的設置電晶體STrlO和復位電晶體RTrlO是低-閾值電壓 (Vth)電晶體。這放大了設置輸入電壓的時間和清除該復位的時間之
間的時間差。
圖2示出了延遲時間設置電路DC10的輸出電壓的曲線例子。在圖2 中，圖示了用於三種環境溫度的曲線，高溫、室溫和低溫。例如，高 溫是產品的上使用溫度極限，以及低溫是產品的下使用溫度極限。例 如，室溫約為27。C。在圖2的曲線圖中，垂直軸表示輸出電壓VOUT的 電壓值，以及水平軸表示經過的時間Time。垂直和水平軸的相交點是 變化起點。
首先描述環境溫度是室溫時的曲線。在輸出電壓開始改變時的時 間點，輸出電壓是電源電壓VDD。因此，輸出電壓根據由低電容值和 電阻器R10確定的時間常數突然地下降。然後，如果輸出電壓降到室溫 下的PMOS電晶體的閾值電壓Vthp (室溫)之下，那麼電容值變大。因 此，在輸出電壓降到VDD-Vthp (室溫)之下的區域中，輸出電壓逐漸 地減小。延遲時間設置電路DC10的輸出被輸入到由NMOS電晶體構成 的復位電晶體RTrll的柵極。因此，在輸出電壓降到室溫下的NMOS晶 體管的閾值電壓Vthn (室溫)之下的時刻，後一級中的延遲電路ll識 別延遲時間設置電路DC10的輸出中的變化。從在室溫下延遲時間設置 電路DC10的輸出變化開始到由下一級元件識別到輸出信號的變化的時 間周期被稱為延遲時間DT2。
接下來描述環境溫度是高溫的曲線。在輸出電壓開始變化的時刻， 輸出電壓是電源電壓VDD。因此，輸出電壓根據由低電容值和電阻器 R10確定的時間常數突然地下降。然後，如果輸出電壓降到高溫下的 PMOS電晶體的閾值電壓Vthp (高溫)之下，那麼電容值變大。因此， 在輸出電壓降到VDD-Vthp (高溫)之下的區域中，輸出電壓逐漸地減 小。高溫下的PMOS電晶體的閾值電壓Vthp(高溫)高於室溫下的PMOS 電晶體的閾值電壓Vthp (室溫)。因此，在高溫下，輸出信號突然變 化時的時間周期短於室溫下的時間周期，以及輸出信號逐漸地變化時 的時間周期長於室溫下的時間周期。在輸出電壓降到高溫下的NMOS
電晶體的閾值電壓Vthn (高溫)之下的時刻認識到輸出信號的變化。
從在高溫下延遲時間設置電路DC10的輸出變化開始到由下一級元件識
別輸出信號的變化的時間周期被稱為延遲時間DT3。
下面描述環境溫度是低溫時的曲線。在輸出電壓開始變化時的時 間點，輸出電壓是電源電壓VDD。因此，輸出電壓根據由低電容值和 電阻器R10確定的時間常數突然下降。然後，如果輸出電壓降到低溫下 的PMOS電晶體的閾值電壓Vthp(低溫)之下，那麼電容值變大。因此， 在輸出電壓降到VDD-Vthp (低溫)之下的區域中，輸出電壓逐漸減小。 低溫下的PMOS電晶體的閾值電壓Vthp (低溫)低於室溫下的PMOS晶 體管的閾值電壓Vthp (室溫)。因此，在低溫下，輸出信號突然變化 時的時間周期長於室溫下的時間周期，以及輸出信號逐漸變化時的時 間周期短於室溫下的時間周期。在輸出電壓降到低溫下的NMOS電晶體 的閾值電壓Vthn (低溫)之下時的時刻，識別輸出信號的變化。從低 溫下延遲時間設置電路DC10的輸出變化開始到由下一級元件識別輸出 信號變化的時間周期被稱為延遲時間DT1。如圖2所示，每個溫度下的 延遲時間是DT1<DT2<DT3，以便延遲時間隨環境溫度變高而變得更 長。
圖3示出了延遲時間設置電路DC11的輸出電壓的曲線例子。在圖3 中，與圖2—樣，圖示了用於三種環境溫度的曲線，高溫、室溫和低溫。 在圖3的曲線圖中，垂直軸表示輸出電壓VOUT的電壓值，水平軸表示 經過的時間Time 。垂直和水平軸的相交點是變化起點。
如圖3所示，儘管延遲時間設置電路DC10的輸出從電源電壓VDD 變化到地電壓VSS，但是延遲時間設置電路DC11的輸出從地電壓VSS 變化到電源電壓VDD。每一溫度下的延遲時間設置電路DC11中的延遲 時間是DT1<DT2<DT3，這與延遲時間設置電路DC10中的相同。因此， 與延遲時間設置電路DC10—樣，在延遲時間設置電路DC11中，延遲時 間隨環境溫度變高而變得更長。
本實施例的多級延遲電路l能夠有效地使用延遲時間設置電路的 上述特性。下面描述多級延遲電路l的工作。圖4示出了多級延遲電路1 的時序圖。如圖4所示，在輸入信號IN上升時的時間TIO，設置電晶體 STrlO變為導通，以及第一電壓(例如，具有地電壓VSS的電壓電平的 輸入電壓)被設置到延遲時間設置電路DC10的輸入端。然後，復位晶 體管RTrlO變為非導通，以清除延遲時間設置電路DC10的輸出的復位。 在復位狀態中，第二電壓(例如，具有電源電壓VDD的電壓電平的復 位電壓)被施加到延遲時間設置電路DC10的輸出端。當該復位被清除 時，延遲時間設置電路DC10的輸出電壓基於電阻器R10的電阻值和電 容器電晶體CTrlO的電容值而變化，以變為輸入電壓的電壓值。在該實 施例中，設置電晶體STrlO的閾值電壓低於復位電晶體RTrlO的閾值電 壓。因此，當輸入信號IN從低電平變化到高電平時，首先設置延遲時 間設置電路DC10的輸入電壓，然後在此之後清除該復位。
另一方面，當延遲時間設置電路DC10的輸入電壓下降時，延遲電 路ll的設置電晶體STrll變為導通。由此第一電壓(例如，具有地電壓 VSS的電壓電平的輸入電壓)被設置到延遲時間設置電路DC11的輸入 端。當延遲時間設置電路DC10的輸出電壓降到復位電晶體RTrll的閾 值電壓之下時，復位電晶體RTrll變為導通，以清除延遲時間設置電路 DC11的輸出端的復位。在復位狀態中，第二電壓(例如，具有電源電 壓VDD的電壓電平的復位電壓)被施加到延遲時間設置電路DC11的輸 出端。當該復位被清除時，延遲時間設置電路DC11的輸出電壓開始變 化。延遲時間設置電路DC11的輸出電壓基於電阻器R10的電阻值和電 容器電晶體CTrll的電容值而變化。
延遲時間設置電路DC11的輸出是多級延遲電路1的輸出。如果 PMOS電晶體被連接到多級延遲電路l的輸出，那麼它確定，在多級延 遲電路l的輸出電壓超過PMOS電晶體的閾值電壓時的時間點，信號已 被傳輸。該時間是Tll。因此，通過多級延遲電路l產生的上升沿延遲
時間RDT是時間T10和時間T11之間的時間周期。該上升沿延遲時間 RDT基本上等於由延遲時間設置電路DC10和DC11產生的延遲時間的 總和。由延遲時間設置電路產生的延遲時間顯著地長於復位電晶體RTr 的延遲時間。
下面描述多級延遲電路l響應於輸入信號的下降沿的工作。在時間 T12，輸入信號下降。響應於此，設置電晶體STrlO變為非導通，以及 復位電晶體RTrlO變為導通。由此復位電壓(例如電源電壓VDD)被設 置到延遲時間設置電路DC10的輸出端Dout10。輸入端DinlO變為開路， 以便已被設置的輸入電壓被釋放。輸出端DoutlO的復位電壓被通過電 阻器R提供給輸入端DinlO。
當延遲時間設置電路DC10的輸入端Dinl0變為電源電壓VDD時， 延遲電路ll的設置電晶體STrll變為非導通。當延遲時間設置電路DC10 的輸出端DoutlO變為復位電壓時，復位電晶體RTrll變為導通。由此復 位電壓(例如，地電壓VSS)被設置到延遲時間設置電路DC11的輸出 端Doutll。由此，已經被設置的輸入電壓被釋放。輸出端Doutll的復 位電壓被通過電阻器R提供給輸入端Dinll。
輸入到多級延遲電路l的信號的下降沿的延遲時間僅僅是由晶體 管的開關操作所引起的輕微延遲，它顯著地短於上升沿的延遲時間。
如上所述，本實施例的多級延遲電路I包括串聯連接的延遲電路IO 和ll，由此能基於由延遲時間設置電路所設置的延遲時間來產生信號 延遲時間。藉助於電容器電晶體CTrlO和ll的溫度特性，也允許延遲時 間顯示出正溫度係數。
此外，本實施例的多級延遲電路l通過使用被延遲時間設置電路 DC10所延遲的信號，清除後一級中的延遲時間設置電路DC11中的復 位。因此，基於前一級中的延遲時間設置電路的輸出，確定清除每一
級中的復位的時間。通過將復位電晶體RTr的導電類型設置為與前一級 中的復位電晶體RTr的導電類型相反，可以有效地使用電容器電晶體 CTr的電容值較大情況下的電壓範圍。這能夠有效地利用電容器電晶體 CTr的電容值的溫度特性，這允許延遲時間顯示出大的正溫度係數。
此外，在復位電晶體RTr清除該復位之前，設置電晶體STr將輸入 電壓設置到延遲時間設置電路的輸入端Din。在輸入電壓被設置到延遲 時間設置電路的輸入端Din之後，該復位被清除。在該實施例中，通過 將被延遲的信號清除該復位。由此可以準確地將由延遲時間設置電路 所設置的延遲時間添加到將被延遲的信號。因此，由該實施例的延遲 電路產生的延遲時間不包含由反相器引起的延遲時間，它基本上由延 遲時間設置電路所設置的延遲時間而確定。由此，如果本實施例的多 個延遲電路被多級連接，那麼由多級延遲電路l產生的延遲時間是由每 一延遲時間設置電路所設置的延遲時間的總和。此外，因為延遲時間 和延遲開始時間被精確地知道，所以可以準確地設置延遲時間。這減 小了設置延遲時間的設計工作。
例如，上述多級延遲電路l可以被用作易失性半導體存儲器諸如 DRAM (動態隨機存取存儲器)的時間調整器。下面通過例圖描述多 級延遲電路1被用作DRAM的內部電路的情況。圖5示出了DRAM2的框圖。
如圖5所示，DRAM2包括外圍電路20、多級延遲電路21、輸入緩 衝器22、判優器23、字驅動器(表示為圖5中的WD) 24、單元核心25、 輸入/輸出緩衝器27以及讀/寫放大器(表示為圖5中的WA/SA) 28。
響應於外部工作時鐘，外圍電路20產生DRAM單元的刷新周期， 並輸出刷新信號。多級延遲電路21對應於上述多級延遲電路1。輸入緩 衝器22接收外部讀/寫指令，並發送該指令到判優器23。當判優器23同 時接收該讀/寫指令和刷新信號時，它選擇二者之一，並輸出所選擇的
指令到字驅動器24。字驅動器24激活被連接到網格狀布置的DRAM單 元26當中一行的DRAM單元26。
DRAM單元26由一個電晶體Tr和一個電容器C構成。字線WL被連 接到電晶體Tr的柵極。字線WL被字驅動器24驅動。如果高電平被施加 到字線WL，那麼電晶體Tr變為導通，以用電容器C連接位線BL。由此 通過位線BL讀或寫數據。位線BL被有選擇地連接到讀出放大器和寫放 大器。讀出/寫放大器28將通過輸入/輸出緩衝器27輸入的數據寫到 DRAM單元26。讀出/寫放大器28還將通過輸入/輸出緩衝器27讀出的數 據輸出到外面。
圖6示出了外圍電路20和多級延遲電路21中的信號延遲的溫度特 性。下面描述外圍電路20和多級延遲電路21的信號延遲特性。外圍電 路20，例如，由邏輯電路構成，延遲時間隨溫度增加而變短。因此， 外圍電路20的信號延遲特性顯示出負溫度係數。另一方面，多級延遲 電路21的信號延遲特性顯示出正溫度係數，以便延遲時間隨溫度增加 而變長。
如圖6所示，在本實施例中，多級延遲電路21的信號延遲特性被調 整為多級延遲電路21的信號延遲特性和外圍電路20的信號延遲特性的 中心點不被溫度改變。圖6的例子進行了調整，以便在低溫和高溫之間 信號延遲時間約增加30%。
如上所述，藉助於本實施例的多級延遲電路21，被輸入到判優器 23的刷新信號具有與溫度無關的固定延遲時間。當設置從外面輸入的 讀/寫指令的時間時，這消除了考慮廂lj新信號的時間的溫度相關性的需 要。此外，因為刷新信號的時間不被溫度改變，因此這消除刷新信號 的時間的溫度相關性的裕度需要，而這在相關技術中是需要的。由此 可以在較早的周期輸入讀/寫指令。
第二實施例
圖7示出根據本發明第二實施例的多級延遲電路3。如圖7所示，在 第二實施例的多級延遲電路3中，在第一級中連接第一實施例的延遲電 路ll，在第二級中連接第一實施例的延遲電路IO。與第一實施例相同 的元件由相同參考標記表示，在此不詳細描述。
下面詳細描述第二實施例的多級延遲電路3。與製造工藝中生產標 準電晶體的閾值電壓相比，延遲電路ll的設置電晶體STrll是具有更低 閾值電壓Vth的電晶體。輸入信號IN被輸入到設置電晶體STrll的柵極。 與製造工藝中生產標準電晶體的閾值電壓相比，延遲電路ll的復位晶 體管RTrll是具有更低閾值電壓Vth的電晶體。輸入信號IN也被輸入到 復位電晶體RTrll的柵極。
延遲電路10的設置電晶體STrl0是具有製造工藝中的標準閾值電 壓的電晶體。延遲電路10的設置電晶體STrl0的柵極與延遲時間設置電 路DCll的輸入端Dinll連接。延遲電路10的復位電晶體RTrl0是具有制 造工藝中的標準閾值電壓的電晶體。延遲電路10的復位電晶體RTrl0的 柵極與延遲時間復位電路DCll的輸出端Doutll連接。
圖8示出了根據第二實施例的多級延遲電路3的工作時序圖。下面 參考圖8描述多級延遲電路3的工作。如圖8所示，在輸入信號IN上升時 的時間T20，復位電晶體RTrll變為導通。在此之後，設置電晶體STrll 變為導通。由此，延遲時間設置電路DCll的輸入端Dinll和輸出端 Doutll變為地電壓VSS。
根據延遲時間設置電路DC11的輸入和輸出端的電壓，設置電晶體 STrlO變為非導通，以及復位電晶體RTrll變為導通。由此多級延遲電 路3的輸出是高電平。由此，在根據第二實施例的多級延遲電路3的輸 入信號和輸出信號的上升沿處基本上沒有延遲。
另一方面，在輸入信號上升時的時間T22，設置電晶體STrll變為 導通，以便輸入電壓(例如，電源電壓VDD)被設置到延遲時間設置 電路DCll的輸入端Dinll。在此之後，復位電晶體RTrll變為非導通， 以便該復位被清除。響應於該復位清除，延遲時間設置電路DC11的輸 出信號開始變化。
響應於設置電晶體STrll將輸入電壓設置到延遲時間設置電路 DCll的輸入端Dinll，設置電晶體STrlO變為導通。由此輸入電壓(例 如，地電壓VSS)被設置到延遲時間設置電路DC10的輸入端Din10。當 延遲時間設置電路DCll的輸出電壓超過復位電晶體RTrlO的閾值電壓 時，復位電晶體RTrlO清除該復位。響應於該復位清除，延遲時間設置 電路DCIO的輸出信號開始變化。
由此，第二實施例的多級延遲電路3在輸入信號的下降沿輸出具有 延遲的信號。該延遲時間是由與第一實施例相同的延遲電路11和10的 延遲時間設置電路所設置的延遲時間的總和。
如上所述，在第二實施例的多級延遲電路3中，在清除該復位之前， 設置電晶體設置延遲時間設置電路的輸入電壓，以及在清除該復位時， 輸出信號開始變化。響應於將被延遲的信號，該復位被清除。由此第 二實施例的多級延遲電路3可以取得與第一實施例一樣的長延遲時間 和延遲時間的正溫度係數。
第三實施例
圖9示出了根據本發明第三實施例的多級延遲電路4的電路圖。第 三實施例的多級延遲電路4是對第一實施例的多級延遲電路1增加了延 遲時間調整功能。在第三實施例的延遲時間設置電路DC10'中，電阻器 R10'與電阻器R10串聯連接。此外，開關電晶體SWTrl0與電阻器R10' 並聯連接。開關電晶體SWTrl0用作開關以短路電阻器R10'。在第三實 施例的延遲時間設置電路DC11'中，電阻器R11'與電阻器R11串聯連接。
此外，開關電晶體SWTrll與電阻器Rll'並聯連接。開關電晶體SWTrll 用作短路電阻器R11'的開關。
當開關電晶體SWTrlO和SWTrll導通時。電阻器R10'和R11'被禁 止。在此條件下，多級延遲電路4的工作與多級延遲電路1的相同。另 一方面，當開關電晶體SWTrlO和SWTrll不導通時，電阻器R10'和R11' 啟用。在此條件下，多級延遲電路4的工作等於電阻器R10和R11的電阻 值較大的情況，以及它具有比多級延遲電路l的時間常數更大的時間常 數。由此輸出信號的延遲時間變為更長。
圖10示出了開關電晶體SWTrlO和SWTrll的控制信號和延遲量之 間的關係。如圖10所示，當開關電晶體SWTrlO和SWTrll都截止時，延 遲時間最長。當開關電晶體SWTrlO和SWTrll都導通時，延遲時間最短。 當開關電晶體SWTrlO和SWTrll二者之一導通時，延遲時間處於兩者之間。
如上所述，第三實施例的多級延遲電路4能夠根據控制信號改變延 遲時間。由此可以在設計階段中執行時間調整而不改變半導體器件。 也可以基於裝運檢查的結果調整延遲時間。由此第三實施例的多級延 遲電路4能夠更靈活的設置延遲時間。
第四實施例
圖11示出了根據本發明第四實施例的多級延遲電路5的電路圖。如 圖11所示，多級延遲電路5包括延遲電路51至53和或電路54。延遲電路 51至53具有相同的結構，例如，下面相對於延遲電路51詳細描述延遲電路。
在延遲電路51中，在電源電壓VDD和地電壓VSS之間串聯連接 PMOS電晶體MP 1和NMOS電晶體MN1 。電阻器Rl位於PMOS電晶體 MP 1和NMOS電晶體MN 1之間。PMOS電晶體MP 1和電阻器R1之間的連
接點是延遲電路51的第一輸出端OUTla。用作電容器的電容器PMOS晶 體管MPC1的柵極被連接到第一輸出端OUTla。電容器PMOS電晶體 MPC1的源極和漏極被連接到供電電壓VDD。
NM0S電晶體MN1和電阻器R1之間的連接點是延遲電路51的第二 輸出端OUTlb。用作電容器的電容器NMOS電晶體MNCl的柵極被連接 到第二輸出端OUTlb。電容器NM0S電晶體MNC1的源極和漏極被連接 到地電壓VSS。
在第四實施例的多級延遲電路5中，上述延遲電路在三級中連接， 以及或電路54被連接到第三級中的延遲電路53的輸出。輸入信號IN被 輸入到第一級中的延遲電路51的PMOS電晶體MPl的柵極和NMOS晶 體管MN1的柵極。PM0S電晶體MP1和NM0S電晶體MN1的柵極是具有 比製造工藝中的標準閾值更低閾值電壓Vth的電晶體。
第二級中的延遲電路52中的PMOS電晶體MP2的柵極被連接到延 遲電路51的第二輸出端OUTlb。延遲電路52中的NMOS電晶體MN2的 柵極被連接到延遲電路51的第一輸出端OUTla。第三級中的延遲電路 53中的PMOS電晶體MP3的柵極被連接到延遲電路52的第二輸出端 OUT2b 。延遲電路53中的NMOS電晶體MN3的柵極被連接到延遲電路 52的第一輸出端OUT2a。延遲電路52的輸出被連接到或電路54。
在或電路54中，在供電電壓側兩個PMOS電晶體MP41和MP42被串 聯連接，以及在地電壓側兩個NMOS電晶體MN41和MN42被串聯連接。 PMOS電晶體MP42和NMOS電晶體MN41之間的連接點被連接到輸出 端OUT。 PMOS電晶體MP41和NMOS電晶體MN41的柵極被連接到延遲 電路53的第二輸出端OUT3b 。 PMOS電晶體MP42和NMOS電晶體MN42 的柵極被連接到延遲電路53的第一輸出端OUT3a。在這種連接中，當 延遲電路53的輸出都是高電平時，或電路54輸出低電平，以及當延遲 電路53的輸出都是低電平時，輸出高電平。當延遲電路53的輸出的任
何一個是高電平時，或電路54保持先前的輸出。
下面描述多級延遲電路5的工作。在多級延遲電路5中，NMOS晶 體管MN1、 PMOS電晶體MP2以及NMOS電晶體MN3用作用於輸入信號 IN的上升沿的設置電晶體。在此條件下，PMOS電晶體MPl、 NMOS晶 體管MN2和PMOS電晶體MP3用作復位電晶體。由此輸入信號IN的上升 沿被延遲。
另一方面中，對於輸入信號IN的下降沿，NMOS電晶體MNl、PMOS 電晶體MP2以及NMOS電晶體MN3用作復位電晶體。在此條件下， PMOS電晶體MP 1 、 NMOS電晶體MN2和PMOS電晶體MP3用作設置晶
體管。由此輸入信號IN的下降沿被延遲。
或電路54執行由上述操作獲得的信號的波形成形。圖12示出了多 級延遲電路5的工作時序圖。如圖12所示，多級延遲電路5產生輸出信 號OUT，其是輸入信號IN的上升沿和下降沿都被延遲的信號。
如上所述，第四實施例的多級延遲電路5允許在上升沿和下降沿都 發生延遲。由此可以提供具有準確的延遲時間的信號到使用上升沿和 下降沿的電路。
第五實施例
根據本發明的第四實施例的多級延遲電路6被配置為串聯連接第 二實施例的多級延遲電路3和第一實施例的多級延遲電路1。圖13示出 了多級延遲電路6的框圖。圖14示出了多級延遲電路6的工作時序圖。 圖14中的中間輸出的波形是在圖13的框圖中的多級延遲電路3和多級 延遲電路l之間的連接點處的信號波形。
如圖14所示，中間輸出的波形是輸入信號IN的下降沿被延遲的波 形。輸出信號OUT的波形是中間輸出的上升沿被延遲的波形。第四實施例的多級延遲電路5的輸出信號OUT是輸入信號IN的上 升沿和下降沿都被延遲的輸出信號。但是，參考延遲電路53的第一輸 出端OUT3a的輸出波形，高電平周期較短。由此，在多級延遲電路5中， 上升沿的延遲增加可能引起信號的高電平周期消失。
另一方面，多級延遲電路6首先通過在多級延遲電路3中延遲輸入 信號的下降沿，從而產生中間輸出，然後在多級延遲電路l中延遲該中 間輸出的上升沿。在該結構中，信號的高電平周期不會消失。因此， 多級延遲電路6可以大量地延遲上升沿和下降沿。由此可以將延遲時間 的範圍設置得比如上所述的其他實施例更寬。
很顯然本發明不局限於上述實施例，而是在不脫離本發明的範圍 和精神的條件下可以進行修改和改變。例如，延遲電路未必用兩級或 三級串聯連接，可以使用一級延遲電路，或多個延遲電路可以被串聯連接。
權利要求
1.一種延遲電路，包括 延遲時間設置電路，相對於輸入信號設置輸出信號的延遲時間；第一電晶體，被連接到該延遲時間設置電路的輸入端，以及被配置為將第一電壓設置到延遲時間設置電路的輸入端；以及第二電晶體，被連接到延遲時間設置電路的輸出端，以及被配置為將該延遲時間設置電路的輸出端復位為第二電壓，以及在設置第一電壓之後，清除該延遲時間設置電路的輸出端的復位。
2. 根據權利要求l的延遲電路，其中該延遲時間設置電路包括 電阻器；以及具有電容值的電容器元件，該電容值可根據與該電阻器的連接點 的電壓而變化。
3. 根據權利要求2的延遲電路，其中該延遲時間設置電路包括 開關,用於改變該電阻器的電阻值。
4. 根據權利要求l的延遲電路，其中由相同信號源產生的信號被輸入到多個串聯連接的延遲電路當中 的第一級中的延遲電路的第一電晶體的控制端和第二電晶體的控制 端。
5. 根據權利要求l的延遲電路，其中該多個串聯連接的延遲電路當中的第二級和後續級中的延遲電路 的第一電晶體的控制端被連接到前級中的延遲時間設置電路的輸入 端，以及第二電晶體的控制端被連接到前級中的延遲時間設置電路的 輸出端。
6. 根據權利要求4的延遲電路，其中 該多個串聯連接的延遲電路當中的第一級中的延遲電路的第一和 第二電晶體具有比製造工藝中的標準電晶體的閾值電壓更低的闊值電壓。
7. 根據權利要求l的延遲電路，其中該延遲電路延遲輸入信號的上升沿和下降沿的任何一個。
8. 根據權利要求l的延遲電路，其中在通過延遲輸入信號的下降沿而產生第一輸出信號的延遲電路的 後續級中，連接了通過延遲第一輸出信號的上升沿而產生第二輸出信 號的延遲電路。
9. 根據權利要求l的延遲電路，其中該延遲電路被用作易失性半導體存儲器中的電路中的一個。
10. —種延遲電路，包括延遲時間設置電路，相對於輸入信號設置輸出信號的延遲時間； 第一電晶體，被連接到延遲時間設置電路的輸入端，且被配置為 根據導通狀態，控制是否將第一電壓設置到該延遲時間設置電路的輸 入端或將延遲時間設置電路的輸入端設置為開路狀態；以及第二電晶體，被連接到延遲時間設置電路的輸出端，且被配置為將延遲時間設置電路的輸出端復位到第二電壓，以及在設置了第一電 壓之後，清除該延遲時間設置電路的輸出端的復位。
11. 一種延遲電路，包括延遲時間設置電路，用於延遲輸入到輸入端的信號，並將該信號作為輸出信號輸出到輸出端，其中根據與第一導電類型相反的第二導電類型的第一電晶體的導通狀態，在不使用第一導電類型的電晶體的條件下，該延遲時間設置電路 的輸入被設置為第一電壓或開路狀態，以及 根據與第一電晶體相反導電類型的第二電晶體的導通狀態，延遲 時間設置電路的輸出被設置為第二電壓或開路狀態。
12.根據權利要求ll的延遲電路，其中 該延遲電路由互相連接的多個延遲電路構成，以及 一個級中的延遲電路的輸出不被輸入到後續級中的延遲電路的延遲時間設置電路，以及被連接到後續級中的延遲電路的第二電晶體的柵極。
全文摘要
一種延遲電路包括，延遲時間設置電路，相對於輸入信號設置輸出信號的延遲時間，第一電晶體，被連接到該延遲時間設置電路的輸入端以及被配置為將第一電壓設置到延遲時間設置電路的輸入端，以及第二電晶體，被連接到延遲時間設置電路的輸出端以及被配置為將延遲時間設置電路的輸出端復位為第二電壓，和在第一電壓被設置之後，清除該延遲時間設置電路的輸出端的復位。
文檔編號H03K5/14GK101098133SQ200710112229
公開日2008年1月2日 申請日期2007年6月26日 優先權日2006年6月26日
發明者高橋弘行 申請人:恩益禧電子股份有限公司