具有場效應電晶體的半導體器件的製作方法
2023-10-10 23:32:49 1
具有場效應電晶體的半導體器件的製作方法
【專利摘要】本發明提供了一種半導體器件，該半導體器件包括從襯底上突出的鰭部。鰭部包括基部、位於基部上的中間部和位於中間部上的溝道部。中間部的寬度小於基部的寬度而大於溝道部的寬度。柵電極覆蓋溝道部的兩個側壁和上表面，器件絕緣圖案覆蓋基部的兩個側壁和中間部的兩個側壁。
【專利說明】具有場效應電晶體的半導體器件
[0001]相關申請的交叉引用
[0002]本申請要求2013年7月30日提交至韓國知識產權局的韓國專利申請N0.10-2013-0090277的優先權，在此通過引用方式將該申請的全部內容併入本文。
【技術領域】
[0003]本公開涉及半導體器件，更具體地說，涉及具有場效應電晶體的半導體器件。
【背景技術】
[0004]由於尺寸小、多功能和/或製造成本的原因，半導體器件廣泛地用於電子工業。場效應電晶體(下文中稱為「電晶體」)用作組成半導體器件的重要分立元件之一。一般來說，電晶體可以包括源極區、與源極區分開的漏極區以及位於源極區與漏極區之間的溝道區上方的柵電極。柵電極可以通過柵氧化層而與溝道區絕緣。
[0005]由於半導體器件已高度集成，電晶體的一些特性已降低。例如，在電晶體中可能會產生短溝道效應，並且電晶體的導通電流會降低。因此，為了提高電晶體的特性，正在進行各種研究。
【發明內容】
[0006]公開的實施例提供了包括場效應電晶體的半導體器件，該場效應電晶體可以提高可靠性並增加集成度。
[0007]在一個方面中，半導體器件包括鰭部件，所述鰭部件從襯底上突出並且包括具有兩個側壁的基部、位於所述基部上並具有兩個側壁的中間部和位於所述中間部上並具有兩個側壁的溝道部。所述中間部的寬度小於所述基部的寬度而大於所述溝道部的寬度。所述半導體器件還包括:器件絕緣圖案，所述器件絕緣圖案設置在所述襯底上的所述鰭部件周圍並且覆蓋所述基部的兩個側壁和所述中間部的兩個側壁；柵電極，所述柵電極跨越所述鰭部件並且覆蓋所述溝道部的兩個側壁和上表面；以及柵極絕緣層，所述柵極絕緣層設置在所述溝道部與所述柵電極之間。所述鰭部件的至少第一側壁在所述基部與所述中間部之間的界面處的斜率不同於在所述基部與所述溝道部之間的一部分中間部的斜率。
[0008]在一些實施例中，將位於所述器件絕緣圖案上的柵電極的底面設置在與所述中間部的頂端實質上相同的高度或者設置在比所述中間部的頂端更高的高度。
[0009]在一些實施例中，所述柵電極沒有覆蓋所述中間部的側壁。
[0010]在一些實施例中，所述基部、所述中間部和所述溝道部的寬度階梯式減小。
[0011]在一些實施例中，當操作電壓施加在所述柵電極上時，溝道實質上產生在所述溝道部中。
[0012]在一些實施例中，所述溝道部的寬度等於或小於由所述中間部的寬度減去通過薄化處理可控制的最小去除厚度的兩倍所得到的數值。
[0013]在一些實施例中，所述溝道部的寬度等於或小於由所述中間部的寬度減去大約2納米所得到的數值。
[0014]在一些實施例中，所述中間部的寬度等於或小於由所述基部的寬度減去通過薄化處理可控制的最小去除厚度的兩倍所得到的數值。
[0015]在一些實施例中，所述中間部的寬度等於或小於由所述基部的寬度減去大約2納米所得到的數值。
[0016]在一些實施例中，所述溝道部的寬度實質上均勻；並且所述中間部的寬度實質上均勻。
[0017]在一些實施例中，所述中間部包括順序堆疊的多個子中間部。所述堆疊的多個子中間部的寬度彼此不同。每個所述子中間部的寬度可以小於所述基部的寬度而大於所述溝道部的寬度。
[0018]在一些實施例中，所述堆疊的多個子中間部的寬度沿著從所述基部向所述溝道部的方向階梯式減小。所述堆疊的多個子中間部當中的最上面一個子中間部的寬度可以大於所述溝道部的寬度；並且所述堆疊的多個子中間部當中的最下面一個子中間部的寬度可以小於所述基部的寬度。
[0019]在一些實施例中，所述溝道部包括順序堆疊的多個子溝道部。所述堆疊的多個子溝道部的寬度彼此不同；並且每個所述子溝道部的寬度可以小於所述中間部的寬度。
[0020]在一些實施例中，所述堆疊的多個子溝道部的寬度沿著從所述中間部向所述堆疊的多個子溝道部當中的最上面一個子溝道部的方向階梯式減小。所述堆疊的多個子溝道部當中的最下面一個子溝道部的寬度可以小於所述中間部的寬度。
[0021]在一些實施例中，當操作電壓施加在所述柵電極上時，包括堆疊的子溝道部的所述溝道部的整個部分可以成為耗盡區。
[0022]在一些實施例中，半導體器件還包括多個鰭部件，所述多個鰭部件設置在所述襯底上並且包括所述鰭部件。所述多個鰭部件可以彼此平行地延伸。所述柵電極可以跨越所述多個鰭部件；並且每個所述鰭部件的基部的寬度可以等於或小於所述多個鰭部件沿著所述柵電極的縱向方向的節距的一半。
[0023]在一些實施例中，所述半導體器件還包括一對源極/漏極圖案，所述一對源極/漏極圖案設置在所述襯底上並分別位於所述柵電極的兩側。所述溝道部和所述中間部設置在所述一對源極/漏極圖案之間；並且所述基部可以橫向延伸並設置在所述襯底與所述一對源極/漏極圖案之間。
[0024]在一些實施例中，使用所述基部的延伸部分的頂面作為晶種通過外延生長工藝形成所述源極/漏極圖案。
[0025]在一些實施例中，所述器件絕緣圖案包括:第一絕緣圖案，所述第一絕緣圖案覆蓋所述基部的兩個側壁；以及第二絕緣圖案，所述第二絕緣圖案覆蓋所述中間部的兩個側壁。
[0026]在一些實施例中，半導體器件還包括掩模間隔件圖案，所述掩模間隔件圖案設置在所述中間部與所述器件絕緣圖案之間。所述掩模間隔件圖案包括絕緣材料。
[0027]在一些實施例中，所述襯底是塊狀半導體襯底；並且所述鰭部件對應於所述塊狀半導體襯底的一部分。
[0028]在一些實施例中，所述半導體器件是包含在存儲器或邏輯半導體器件中的電晶體的部件。
[0029]在另一個方面中，半導體器件包括鰭部，所述鰭部從襯底上突出。所述鰭部包括具有相對側壁的基部、位於所述基部上並具有相對側壁的中間部和位於所述中間部上並具有相對側壁的溝道部，其中，所述中間部的側壁之間的寬度小於所述基部的側壁之間的寬度而大於所述溝道部的側壁之間的寬度。所述半導體器件還包括:器件絕緣結構，所述器件絕緣結構設置在所述襯底上並且形成在所述基部的兩個側壁和所述中間部的兩個側壁上；柵電極，所述柵電極跨越所述鰭部並且形成在所述溝道部的兩個側壁和上表面上；以及柵極絕緣層，所述柵極絕緣層設置在所述溝道部與所述柵電極之間。所述基部、所述中間部和所述溝道部的寬度階梯式減小。
[0030]在一些實施例中，所述柵電極沒有覆蓋所述中間部的側壁。
[0031]在一些實施例中，所述溝道部的寬度等於或小於由所述中間部的寬度減去通過薄化處理可控制的最小去除厚度的兩倍所得到的數值。
[0032]在一些實施例中，所述溝道部的寬度等於或小於由所述中間部的寬度減去大約2納米所得到的數值。
[0033]在一些實施例中，所述基部的側壁是傾斜的或者實質上豎直的；所述中間部的側壁是實質上豎直的；並且所述溝道部的側壁是實質上豎直的。
[0034]在一些實施例中，所述鰭部的側壁在所述中間部與所述基部之間的界面處包括實質上水平的部分。
[0035]在其他方面中，半導體器件包括鰭部，所述鰭部從襯底上突出。所述鰭部包括具有相對側壁的基部、位於所述基部上並具有相對側壁的中間部和位於所述中間部上並具有相對側壁的溝道部。所述中間部的側壁之間的寬度小於所述基部的側壁之間的寬度而大於所述溝道部的側壁之間的寬度。所述半導體器件還包括:器件絕緣圖案，所述器件絕緣圖案設置在所述襯底上並且形成在所述基部的兩個側壁和所述中間部的兩個側壁上；柵電極，所述柵電極跨越所述鰭部並且形成在所述溝道部的兩個側壁和上表面上；以及柵極絕緣層，所述柵極絕緣層設置在所述溝道部與所述柵電極之間。所述鰭部的側壁在所述中間部與所述基部之間的界面處包括實質上水平的部分。
[0036]在其他方面中，半導體器件包括鰭部件，所述鰭部件從襯底上突出並且包括基部、位於所述基部上的中間部和位於所述中間部上的溝道部，所述溝道部具有兩個側壁，所述中間部具有兩個側壁，其中，所述中間部的寬度小於所述基部的寬度而大於所述溝道部的寬度。所述半導體器件還包括柵電極，所述柵電極跨越所述鰭部件並且覆蓋所述溝道部的兩個側壁和上表面；以及柵極絕緣層，所述柵極絕緣層設置在所述溝道部與所述柵電極之間。當操作電壓施加在所述柵電極上時，在所述溝道部中產生溝道，而在所述中間部的側壁部分中不產生溝道。
[0037]在一些實施例中，所述柵電極沒有覆蓋所述中間部的側壁或所述基部的側壁。
[0038]在一些實施例中，當操作電壓施加在所述柵電極上時，所述溝道部的整個部分成為耗盡區。
[0039]在其他方面中，一種製備半導體器件的方法包括步驟:製備鰭部，所述鰭部從襯底上突出並且包括具有相對側壁的基部、位於所述基部上並具有相對側壁的中間部和位於所述中間部上並具有相對側壁的溝道部，其中，所述中間部的側壁之間的寬度小於所述基部的側壁之間的寬度而大於所述溝道部的側壁之間的寬度；製備器件絕緣結構，所述器件絕緣結構設置在所述襯底上並且形成在所述基部的兩個側壁和所述中間部的兩個側壁上；製備柵電極，所述柵電極跨越所述鰭部並且形成在所述溝道部的兩個側壁和上表面上；以及製備柵極絕緣層，所述柵極絕緣層設置在所述溝道部與所述柵電極之間。所述基部、所述中間部和所述溝道部的寬度階梯式減小。
【專利附圖】
【附圖說明】
[0040]通過附圖和所附詳細說明書，所公開的各個實施例將會更清楚。
[0041]圖1A是示出根據一些示例性實施例的半導體器件的透視圖；
[0042]圖1B是沿著圖1A的線1-1』截取的橫截面圖；
[0043]圖1C是沿著圖1A的線11-11』截取的橫截面圖；
[0044]圖1D是圖1B的『A』部的放大圖；
[0045]圖2A是示出根據一些示例性實施例的半導體器件的修改實例的透視圖；
[0046]圖2B是沿著圖2A的線1_1』截取的橫截面圖；
[0047]圖3是示出根據一些示例性實施例的半導體器件的另一個修改實例的橫截面圖；
[0048]圖4A至圖12A是示出根據一些示例性實施例的半導體器件的製造方法的透視圖；
[0049]圖4B至圖12B分別是沿著圖4A至圖12A的線1_1』截取的橫截面圖；
[0050]圖4C至圖12C分別是沿著圖4A至圖12A的線11-11』截取的橫截面圖；
[0051]圖13A至圖13E是示出在根據一些示例性實施例的半導體器件的製造方法中形成鰭部的方法的另一個實例的橫截面圖；
[0052]圖14A至圖14E是示出在根據一些示例性實施例的半導體器件的製造方法中形成鰭部的方法的另一個實例的橫截面圖；
[0053]圖15A是示出根據其他示例性實施例的半導體器件的平面圖；
[0054]圖15B是沿著圖15A的線1_1』截取的橫截面圖；
[0055]圖15C是沿著圖15A的線11-11』截取的橫截面圖；
[0056]圖1?是圖15B的『B』部的放大圖；
[0057]圖16是示出根據其他示例性實施例的半導體器件的修改實例的橫截面圖；
[0058]圖17A至圖19A是沿著圖15A的線1_1』截取的橫截面圖，用於示出根據一些實施例的半導體器件的製造方法；
[0059]圖17B至圖19B是沿著圖15A的線11_11』截取的橫截面圖，用於示出根據一些實施例的半導體器件的製造方法；
[0060]圖20A至圖20E是示出在根據其他示例性實施例的半導體器件的製造方法中形成鰭部的方法的另一個實例的橫截面圖；
[0061]圖21A和圖21B是示出根據其他示例性實施例的半導體器件的橫截面圖；
[0062]圖21C是圖21A的『C』部的放大圖；
[0063]圖22至圖26是示出根據其他示例性實施例的半導體器件的製造方法的橫截面圖；
[0064]圖27是示出根據一些示例性實施例的半導體器件的示意性框圖；
[0065]圖28是示出具有根據一些實施例的半導體器件的電子系統的實例的示意性框圖；以及
[0066]圖29是示出具有根據一些公開實施例的半導體器件的存儲卡的實例的示意性框圖。
【具體實施方式】
[0067]下面將參考示出示例性實施例的附圖，更具體地描述本公開。從下面結合附圖更詳細描述的示例性實施例中，將會清楚優點和特徵以及實現優點和特徵的方法。然而，應當注意，本發明的概念不限於下面的示例性實施例，並且可以實現為多種形式。在附圖中，示例性實施例不限於本文所提供的具體實例，並且為了清楚而被放大。
[0068]本文所使用的術語僅出於描述具體實施例的目的，並不旨在限制本發明。除非文章中明確地指出，否則本文所使用的單數形式「一」、「一個」和「該」旨在也包括複數形式。本文使用的術語「和/或」包括所列相關項目中的一種或多者的任何和全部組合。應當理解，當一個元件被稱為與另一個元件「連接」或「耦合」時，該一個元件可以直接與另一個元件直接連接或耦合，或者可以存在中間元件。
[0069]同樣，應當理解，當層、區域或襯底等的一個元件被稱為「在另一個元件上」或「與另一個元件相鄰」時，該一個元件可以直接在另一個元件上或與另一個元件相鄰，或者可以存在中間元件。相反，術語「直接」表示不存在中間元件。還應當理解，在本文中使用的術語「包括」、「包含」和/或「含有」表示存在所述的特徵、整數、步驟、操作、元件和/或組件，但不排除存在或增加一個或多個其他特徵、整數、步驟、操作、元件、組件和/或它們的組合。
[0070]另外，將通過作為理想示例性視圖的截面圖來描述詳細說明書中的實施例。因此，根據製造技術和/或容許誤差會相應地改變示例性視圖的形狀。因此，實施例不限於示例性視圖所示的具體形狀，而是可以包括根據製造過程創造的其他形狀。在附圖中示例的面積具有大致的特性並且用於示出元件的具體形狀。因此，不應當解釋為限制本發明概念的範圍。
[0071]還應當理解，雖然在本文中使用術語第一、第二、第三等來描述各個元件，但是這些元件不應當受到這些術語的限制。除非本文中另有所指，否則這些術語僅用於將一個元件與其他元件區分開。因此，在不脫離本發明教導的情況下，在一些實施例中的第一元件在其他實施例中可以被稱為第二元件。在本文中闡述和示出的本公開的各個方面的示例性實施例包括其互補的相對方面。在整個說明書中，相同的附圖標記或相同的參考標記表示相同的元件。
[0072]此外，在本文中參考作為理想化示例性附圖的橫截面圖和/或平面圖來描述示例性實施例。因而，例如由於製造技術和/或容差而造成的附圖形狀的變化是可預期的。因此，示例性實施例不應當解釋為限於本文所示的區域的形狀，而是包括由於例如製造而造成的形狀偏差。例如，示例為矩形的蝕刻區域通常會具有圓形或曲線特徵。因此，附圖中所示的區域實際上是示意性的，並且區域的形狀不是用來限制示例性實施例的範圍。
[0073]除非本文中另有所指，否則在此使用的諸如「相同」、「相等」、「平面」或「共面」等術語在涉及方位、布局、位置、形狀、尺寸、數量或其他量時，不一定表示精確相同的方位、布局、位置、形狀、尺寸、數量或其他量，而是旨在涵蓋在例如由製造過程而引起的可接受偏差之內近似相同的方位、布局、位置、形狀、尺寸、數量或其他量。本文所使用的術語「基本上」反映了這種含義。
[0074]除非另有所指，否則本文所使用的詞語「接觸」表示直接接觸。
[0075]圖1A是示出根據一些示例性實施例的半導體器件的透視圖。圖1B是沿著圖1A的線1-1』截取的橫截面圖。圖1C是沿著圖1A的線11-11』截取的橫截面圖。圖1D是圖1B的『A』部的放大圖。
[0076]參考圖1A、圖1B、圖1C和圖1D，鰭FPla (在本文中也被稱為鰭部件或鰭部FPla)從襯底100突出。在一些實施例中，襯底100可以是塊狀半導體襯底。例如，襯底100可以是矽襯底。然而，本發明的概念不限於此。在其他實施例中，襯底100可以是絕緣體上矽(SOI)襯底。出於簡單和方便說明的目的，下面將以作為塊狀半導體襯底的襯底100為例進行描述。
[0077]鰭部FPla由半導體材料形成。例如，鰭部FPla可以由矽形成。在一些實施例中，鰭部FPla可以對應於襯底100的一部分。例如，鰭部FPla在沒有界面的情況下與作為塊狀半導體襯底的襯底100直接連接，從而形成襯底100的鰭部FPla。在一些實施例中，鰭部FPla可以摻雜有第一導電類型的摻雜物。
[0078]在一個實施例中，鰭部FPla包括:基部BP、位於基部BP上的中間部IPa和位於中間部IPa上的溝道部CPa。基部BP、中間部IPa和溝道部CPa可以順序堆疊在襯底100上。在一個實施例中，鰭部FPla形成一體，使得基部BP、中間部IPa和溝道部CPa在相互之間沒有界面的情況下彼此直接連接。基部BP、中間部IPa和溝道部CPa均可以具有相對側壁，這些相對側壁共同形成鰭部FPla的兩個相對側壁。
[0079]如圖1B和圖1D所示，在一個實施例中，中間部IPa的寬度WI小於基部BP的寬度WB而大於溝道部CPa的寬度WC。基部BP的寬度WB、中間部IPa的寬度WI和溝道部CPa的寬度WC可以沿著從基部BP到溝道部CPa的方向逐級減小。因此，基部BP、中間部IPa和溝道部CPa的側壁可以具有階梯式結構。根據一個實施例，溝道部CPa的寬度WC基本上可以是均勻的。類似地，中間部IPa的寬度WI基本上可以是均勻的。例如，從溝道部CPa的底部到溝道部CPa的頂部，在溝道部CPa的側壁之間的寬度基本上可以是相同的。因此，溝道部CPa的側壁基本上是豎直的。類似地，從中間部IPa底部到中間部IPa的頂部，在中間部IPa的側壁之間的寬度基本上可以是相同的。因此，中間部IPa的側壁基本上可以是豎直的。
[0080]在一些實施例中，溝道部CPa的寬度WC可以等於或小於以下數值，S卩，從中間部IPa的寬度WI減去由通過薄化處理控制的最小去除厚度的兩倍所得到的數值。在一些實施例中，溝道部CPa的寬度WC可以等於或小於中間部IPa的寬度WI減去大約2納米所得到的數值。
[0081]類似地，中間部IPa的寬度WI可以等於或小於以下數值，即，從基部BP的寬度WB減去由通過薄化處理控制的最小去除厚度的兩倍所得到的數值。在一些實施例中，中間部IPa的寬度WI可以等於或小於基部BP的寬度WB減去大約2納米所得到的數值。
[0082]在圖1B中，基部BP的側壁基本上垂直於襯底100。可替換地，基部BP可以具有傾斜的側壁，從而基部BP的下部寬度可大於基部BP的上部寬度。在這種情況下，基部BP的寬度WB可以對應於基部BP的上部寬度。然而，如本文所述，一部分鰭部FPla的寬度可以是指在該部分內從一個側壁到另一個側壁之間的任何寬度。此外，在描述時，一部分鰭部的平均寬度是指從該部分的底部到該部分的頂部之間的平均寬度。
[0083]在一個實施例中，在襯底100上的鰭部部分FPla周圍設置有器件絕緣圖案DIP。器件絕緣圖案DIP可以形成在基部BP的兩個側壁上和中間部IPa的兩個側壁上並且覆蓋基部BP的兩個側壁和中間部IPa的兩個側壁。在一些實施例中，器件絕緣圖案DIP的上表面設置在與中間部IPa的頂端基本相同的高度。
[0084]在一些實施例中，器件絕緣圖案DIP包括覆蓋基部BP的兩個側壁的第一絕緣圖案I1a和覆蓋中間部IPa的兩個側壁的第二絕緣圖案115a。第一絕緣圖案I1a可以包括例如氧化矽(例如，高密度等離子體氧化物和/或旋塗玻璃(SOG)氧化物)。第二絕緣圖案115a可以包括例如相同或不同的氧化矽(例如，無摻雜矽玻璃(USG)氧化物)。如圖1B的實例所示，第一絕緣圖案IlOa與基部BP的兩個側壁接觸，而第二絕緣圖案115a與中間部IPa的兩個側壁接觸。
[0085]柵電極160在器件絕緣圖案DIP上跨越鰭部FPla。柵電極160形成在溝道部CPa的兩個側壁和上表面上並且可以覆蓋溝道部CPa的兩個側壁和上表面。在一個實施例中，在柵電極160與溝道部CPa之間設置柵極絕緣層150。沿著柵電極160的縱向定義基部BP的寬度WB、中間部IPa的寬度WI和溝道部CPa的寬度WC。柵電極160的縱向對應於圖1A的X軸方向。
[0086]器件絕緣圖案DIP上的柵電極160的底面設置在與中間部IPa的頂端基本上相同的高度或者比中間部IPa的頂端更高的高度。因此，柵電極160沒有形成在中間部IPa的兩個側壁上也沒有形成在基部BP的兩個側壁上。結果，在一些實施例中，當操作電壓施加在柵電極160上時，中間部IPa的側壁部分不會產生溝道。中間部IPa的側壁部分包括中間部IPa的側壁和與側壁相鄰的區域。在溝道部CPa中產生溝道。在一些實施例中，當操作電壓施加在柵電極160上時，溝道部CPa的整個部分可以成為耗盡區。
[0087]如圖1A至圖1D所示，可以認為鰭部FPla具有兩個側壁，每個側壁都包括沿著不同方向(例如，豎直方向與水平方向)延伸的部分。因此，各個側壁在不同部分處的斜率不同。例如，鰭部FPla的至少第一側壁在基部與中間部之間的界面處的斜率(例如，基本上水平的斜面)不同於在基部與溝道部之間的一部分中間部的斜率(例如，基本上豎直的斜面)。
[0088]在一些實施例中，柵電極160可以包括順序堆疊的導電勢魚圖案155和金屬圖案157。導電勢壘圖案155可以包括例如導電金屬氮化物(例如,氮化鈦、氮化鉭和/或氮化鎢)。金屬圖案157可以包括例如鎢、鋁和/或銅。在一些實施例中，如圖1A和圖1C所示，導電勢壘圖案155的兩端可以向上延伸以覆蓋金屬圖案157的兩個側壁。然而，本發明的概念不限於此。在其他實施例中，導電勢壘圖案155的兩個側壁可以分別與金屬圖案157的兩個側壁對齊。在其他實施例中，柵電極160可以包括至少一種不同的導電金屬(例如，摻雜矽和/或金屬矽化物)。
[0089]柵極絕緣層150可以包括熱氧化矽層、化學氣相澱積(CVD)氧化矽層、原子層沉積(ALD)氧化矽層和高k介電層(例如，諸如氧化鋁層和/或氧化鉿層之類的金屬氧化物層)中的至少一者。在一些實施例中，如果柵極絕緣層150由熱氧化矽層形成，那麼柵極絕緣層150可有限地形成在溝道部CPa的表面上。在這種情況下，位於器件絕緣圖案DIP上的柵電極160的底面可以設置在與中間部IPa的頂端基本上相同的高度(在圖1B或圖1D中未示出)。在其他實施例中，如果柵極絕緣層150例如由CVD氧化矽層、ALD氧化矽層和/或高k介電層形成，那麼位於器件絕緣圖案DIP上的柵電極160的底面可以設置在比中間部IPa的頂端更高的高度。如果導電勢壘圖案155覆蓋金屬圖案157的兩個側壁，那麼柵極絕緣層150的兩端可以向上延伸以覆蓋柵電極160的兩個側壁。
[0090]在柵電極160的兩個側壁上可以分別設置柵極間隔件135。柵極間隔件135可以包括例如絕緣材料(例如，氮化矽和/或氮氧化矽)。在一些實施例中，在柵極間隔件135與溝道部CPa之間可以設置緩衝絕緣層120。緩衝絕緣層120可以包括例如氧化矽。
[0091]在襯底100上並且分別在柵電極160的兩側可以設置一對源極/漏極圖案S/D。在這種情況下，溝道部CPa設置在這對源極/漏極圖案S/D之間。另外，中間部IPa也可以設置在這對源極/漏極圖案S/D之間。在一個實施例中，溝道部CPa和中間部IPa與這對源極/漏極圖案S/D接觸。
[0092]如圖1B和圖1C所示，溝道部CPa可以包括被柵電極160覆蓋的一對第一側壁SWl和平行於柵電極160縱向的一對第二側壁SW2。在從俯視角度觀看時，第二側壁SW2可基本上垂直於第一側壁SWl。類似地，中間部IPa可以包括與溝道部CPa的第一側壁SWl平行的第一側壁，和與溝道部CPa的第二側壁SW2平行對齊的第二側壁。源極/漏極圖案S/D可以分別與溝道部CPa的第二側壁SW2和中間部IPa的第二側壁接觸。溝道部CPa的寬度WC對應於溝道部CPa的一對第一側壁SWl之間的距離，中間部IPa的寬度WI等於中間部IPa的第一側壁之間的距離。
[0093]如圖1C所示，基部BP可以橫向延伸並設置在襯底100與每個源極/漏極圖案S/D之間。源極/漏極圖案S/D可以分別與基部BP的延伸部分的上表面接觸。源極/漏極圖案S/D包括半導體材料。每個源極/漏極圖案S/D的至少一部分摻雜有與第一導電類型相對的第二導電類型的摻雜物。在一些實施例中，每個源極/漏極圖案S/D的至少一部分可以與溝道部CPa接觸。
[0094]例如,可以使用基部BP的延伸部分作為晶種通過外延生長工藝形成源極/漏極圖案S/D。在一些實施例中，如果包括柵電極160和鰭部FPla的場效應電晶體是PMOS電晶體，那麼源極/漏極圖案S/D可以包括能夠向溝道部CPa施加壓力的半導體材料。例如，如果溝道部CPa由矽形成，那麼源極/漏極圖案S/D可以包括矽鍺(SiGe)。因為鍺的原子直徑大於矽的原子直徑，所以源極/漏極圖案S/D可以向溝道部CPa施加壓力。因此，當場效應電晶體工作時，可以增加溝道部CPa的空穴遷移率。
[0095]在其他實施例中，如果場效應電晶體是NMOS電晶體，那麼溝道部CPa和源極/漏極圖案S/D可以由矽形成。源極/漏極圖案S/D的上表面可以高於鰭部FPla的上表面。
[0096]層間絕緣層140可以覆蓋源極/漏極圖案S/D。層間絕緣層140的上表面與柵電極160的上表面基本上共面。因此，層間絕緣層140不會形成在柵電極160的上表面上或者覆蓋柵電極160的上表面。例如，層間絕緣層140可以包括氧化矽層、氮化矽層和/或氮氧化矽層。
[0097]根據包括上述場效應電晶體的半導體器件，溝道部CPa與基部BP之間的中間部IPa的寬度WI小於基部BP的寬度WB。因此，可以提高源極/漏極圖案S/D之間的穿通特性。這樣，因為與溝道部CPa下面的穿通路徑相對應的中間部IPa比基部BP窄，所以可以提高穿通特性。因此，可以降低短溝道效應對效應電晶體的影響。
[0098]另外，藉助中間部IPa，可以減小柵電極160與鰭部FPla之間的寄生電容或使其最小化。具體地說，如圖1D所示，柵電極160可以與中間部IPa的邊緣上表面重疊，從而限定寄生電容。中間部IPa的邊緣上表面可以定義為溝道部CPa與中間部IPa側壁之間的上表面。因為中間部IPa比基部BP窄，所以可以減小中間部IPa的邊緣上表面的面積。因此，可以減小寄生電容的電容量或使其最小化。如果省略中間部IPa，那麼柵電極160會與寬度較寬的基部BP的邊緣上表面重疊。因此，會增加寄生電容的電容量。然而，根據上述實施例，在溝道部CPa與基部BP之間設置比基部BP窄的中間部IPa，從而可以減小寄生電容的電容量或使其最小化。這樣，可以提高場效應電晶體的運行速度和可靠性。因此，可以實現高速的、可靠性極好的半導體器件。
[0099]此外，在一些實施例中，基部BP的寬度WB、中間部IPa的寬度WI和溝道部CPa的寬度WC從基部BP向溝道部CPa階梯式減小。因此，鰭部FPla具有穩定的豎向結構。這樣，即使增加鰭部FPla的高度，鰭部FPla也不會傾斜。如果鰭部FPla僅由窄的溝道部CPa構成，那麼鰭部FPla更容易傾斜。
[0100]接下來，將參考附圖描述根據一些實施例的半導體器件的修改實例。
[0101]圖2A是示出根據一些本發明概念的一些實施例的半導體器件的修改實例的透視圖，圖2B沿著圖2A的線1-1』截取的橫截面圖。
[0102]參考圖2A和圖2B，在器件絕緣圖案DIP』與中間部IPa之間可以設置掩模間隔件圖案180a。掩模間隔件圖案180a可以包括例如絕緣材料(例如，氧化矽和/或氮化矽)。與包括圖1A至圖1D所示的第一絕緣圖案IlOa和第二絕緣圖案115a的器件絕緣圖案DIP不同，根據本修改實例的器件絕緣圖案DIP』可以形成一體。因此，在器件絕緣圖案DIP』的覆蓋中間部IPa側壁的第一部分與器件絕緣圖案DIP』覆蓋基部BP側壁的第二部分之間不存在界面。應當注意，在本文中可以使用術語「器件絕緣結構」來表示用作半導體器件的絕緣元件的一個或多個元件。例如，包括圖1A至圖1D所示的第一絕緣圖案IlOa和第二絕緣圖案115a的組合圖案可以稱為器件絕緣結構。此外，圖2B所示的器件絕緣圖案DIP』和掩模間隔件圖案180a也可以共同稱為器件絕緣結構。
[0103]圖3是示出根據一些實施例的半導體器件的另一個修改實例的橫截面圖。
[0104]參考圖3，在襯底100上可以設置多個鰭部FPla。多個鰭部FPla可以彼此平行地排列。柵電極160可以跨越多個鰭部FPla。這樣，柵電極160可以控制多個鰭部FPla的溝道部CPa。在一個實施例中，多個鰭部FPla以相等的間隔排列。在一個實施例中，每個鰭部FPla的基部BP的寬度WB可以基本上等於或小於鰭部FPla沿著柵電極160的縱向方向的節距70的一半。
[0105]接下來，將參考附圖描述根據一個實施例的半導體器件的製造方法。圖4A至圖12A是示出根據一些示例性實施例的半導體器件的製造方法的透視圖。圖4B至圖12B分別是沿著圖4A至圖12A的線1-1』截取的橫截面圖。圖4C至圖12C分別是沿著圖4A至圖12A的線11-11』截取的橫截面圖。
[0106]參考圖4A、圖4B和圖4C，可以在襯底100上形成掩模圖案(見圖13A的102)，然後可以使用掩模圖案作為蝕刻掩模對襯底100進行蝕刻，從而形成第一初級鰭部105。掩模圖案可以具有沿著一個方向(例如，y軸方向)延伸的線形形狀。然後，可以在襯底100上形成第一絕緣層110，可以對第一絕緣層110進行平面化處理，直到露出掩模圖案。可以將暴露出的掩模圖案去除以露出第一初級鰭部105的上表面。掩模圖案可以包括例如相對於襯底100和第一絕緣層110具有蝕刻選擇性的材料。例如，如果第一絕緣層110包括氧化矽層，那麼掩模圖案可以包括氮化矽層。另外，掩模圖案還可以包括設置在氮化矽層與襯底100之間的緩衝層(例如，氧化矽層)。第一初級鰭部105可以摻雜有第一導電類型的摻雜物。
[0107]在一些實施例中，第一初級鰭部105的寬度可以基本上等於參考圖1D描述的基部BP的寬度WB。
[0108]參考圖5A、圖5B和圖5C，可以使平面化的第一絕緣層110凹陷以形成第一絕緣圖案110a。第一絕緣圖案IlOa覆蓋第一初級鰭部105下部的側壁。此時，露出第一初級鰭部105的上部。
[0109]可以在第一初級鰭部105的暴露出的上部上進行第一薄化處理以形成第二初級鰭部105a。此時，在第二初級鰭部105a的下面形成基部BP。基部BP對應於在第一薄化處理中沒有暴露出的第一初級鰭部105的下部。基部BP被第一絕緣圖案IlOa覆蓋。
[0110]第一薄化處理減小了第一初級鰭部105的暴露出的上部的寬度。根據第一薄化處理的實例，可以通過各向同性蝕刻處理(例如，幹法各向同性蝕刻處理和/或溼法各向同性蝕刻處理)直接對第一初級鰭部105的暴露出的上部蝕刻。根據第一薄化處理的另一個實例，可以將第一初級鰭部105的暴露出的上部氧化以形成犧牲氧化層，然後去除犧牲氧化層。在犧牲氧化層的形成過程中消耗了第一初級鰭部105的暴露出的上部中的半導體原子(例如，矽原子)。因此，可以在去除犧牲氧化層之後形成具有較窄寬度的第二初級鰭部105ao
[0111]第一薄化處理可以具有可控制的最小去除厚度。第二初級鰭部105a下部的寬度可以基本上等於或者小於從基部BP的寬度減去第一薄化處理的最小去除厚度的兩倍所得到的數值。在一些實施例中，第二初級鰭部105a下部的寬度可以基本上等於或者小於從基部BP的寬度減去大約2納米所得到數值。
[0112]參考圖6A、圖6B和圖6C，可以在具有第二初級鰭部105a的襯底100上形成第二絕緣層115。第二絕緣層115覆蓋第二初級鰭部105a的側壁和上表面。第二絕緣層115可以包括例如單層氧化矽層或多層氧化矽層(例如，由USG層和TEOS層組成的雙層)。
[0113]參考圖7A、圖7B和圖7C，使第二絕緣層115凹陷以形成第二絕緣圖案115a。此時，露出第二初級鰭部105a的上部。第二初級鰭部105a的下部被第二絕緣圖案115a覆蓋。
[0114]可以在第二初級鰭部105a的暴露出的上部上進行第二薄化處理，從而形成溝道部CP。此時，在溝道部CP的下面形成中間部IP。中間部IP對應於在第二薄化處理中沒有露出的第二初級鰭部105a的下部。這樣，形成包括基部BP、中間部IP和溝道部CP的鰭部FP1。在第二薄化處理的實例中，可以將第二初級鰭部105a的暴露出的上部氧化以形成犧牲氧化層，然後去除犧牲氧化層以形成溝道部CP。在一些實施例中，可以通過溼法蝕刻法去除犧牲氧化層。在第二薄化處理的另一個實例中，可以通過各向同性蝕刻工藝直接對第二初級鰭部105a的暴露出的上部蝕刻。第一絕緣圖案IlOa和第二絕緣圖案115a可以組成器件絕緣圖案DIP。
[0115]由於第二薄化處理，溝道部CP的寬度小於中間部IP的寬度。在一些實施例中，溝道部CP的寬度可以基本上等於或小於從中間部IP的寬度減去第二薄化處理可控制的最小去除厚度的兩倍所得到的數值。在一些實施例中，溝道部CP的寬度可以基本上等於或小於從中間部IP的寬度減去大約2納米所得到的數值。
[0116]參考圖8A、圖8B和圖8C，在包括鰭部FPl和器件絕緣圖案DIP的襯底100上可以共形地形成緩衝絕緣層120。緩衝絕緣層120可以是例如氧化矽層。
[0117]此後，可以形成跨越鰭部FPl的偽柵極125。偽柵極125可以沿著圖8A中的x軸方向延伸。可以在偽柵極125上形成封蓋圖案130。例如，可以在具有緩衝絕緣層120的襯底100上順序地形成偽柵極層和封蓋層，然後可以對封蓋層和偽柵極層圖案化以形成順序堆疊的偽柵極125和封蓋圖案130。在形成封蓋層之前，可以使偽柵極層的上表面平面化。封蓋圖案130可以由相對於偽柵極125具有蝕刻選擇性的材料形成。例如，偽柵極125可以由多晶矽形成，封蓋圖案130可以由氧化矽、氮氧化矽和/或氮化矽形成。在其他實施例中，可以省略封蓋圖案130。
[0118]可以在襯底100上共形地形成柵極間隔件層，然後可以對柵極間隔件層進行各向異性蝕刻以分別在偽柵極125的兩個側壁上形成柵極間隔件135。此時，如圖8A所示，可以在位於偽柵極125兩側的鰭部FPl的側壁上形成鰭部間隔件135f。
[0119]參考圖9A、圖9B和圖9C，可以對偽柵極125兩側的鰭部FPl (即，溝道部CP和中間部IP)進行蝕刻以露出位於偽柵極125兩側的基部BP。因此，形成了參考圖1A至圖1D描述的鰭部FPla。藉助露出出基部BP的蝕刻處理，可以去除鰭部間隔件135f，並且可以對偽柵極125兩側的緩衝絕緣層120和一部分器件絕緣圖案DIP進行蝕刻。此時，可以對封蓋圖案130的上部進行蝕刻。然而，至少可以保留封蓋圖案130的下部。另外，可以保留柵極間隔件135。
[0120]參考圖10A、圖1OB和圖10C，可以形成源極/漏極圖案S/D。例如，在一個實施例中，可以使用基部BP的暴露出的上表面作為晶種進行選擇性外延生長工藝，從而形成源極/漏極圖案S/D。如上文所述，基部BP的寬度比溝道部CPa和中間部IPa的寬度更寬。因此，增加了選擇性外延生長工藝的晶種面積。這樣，可以易於形成源極/漏極圖案S/D。在一個實施例中，源極/漏極圖案S/D通過原位法或離子注入法摻雜有第二導電類型的摻雜物。
[0121]如參考圖1A至圖1D所述，如果場效應電晶體是PMOS電晶體，那麼源極/漏極圖案S/D可以形成為包括能夠向溝道部CPa施加壓力的半導體材料(例如，矽鍺(SiGe))。可替換地，如果場效應電晶體是NMOS電晶體，那麼源極/漏極圖案S/D可以形成為包括例如矽。
[0122]參考圖11A、圖1lB和圖11C，此後，可以在襯底100的整個上表面上形成層間絕緣層140，然後使層間絕緣層140平面化。此時，可以使用偽柵極125作為平面化終止層。因此，可以將保留的封蓋圖案130去除以露出偽柵極125。平面化的層間絕緣層140可以覆蓋設置在偽柵極125兩側的源極/漏極圖案S/D。在層間絕緣層140的平面化過程中可以將柵極間隔件135的上部去除。偽柵極125具有相對於平面化的層間絕緣層140和柵極間隔件135的蝕刻選擇性。
[0123]參考圖12A、圖12B和圖12C，將暴露出的偽柵極125和位於其下的緩衝絕緣層120去除以形成柵極凹槽145。柵極凹槽145可以露出位於偽柵極125下面的鰭部FPla(具體為溝道部CPa)。
[0124]此後，可以在柵極凹槽145中暴露出的鰭部FPla上形成圖1A至圖1D所示的柵極絕緣層150，然後可以形成柵極導電層來填充柵極凹槽145。可以對柵極導電層進行平面化處理，直到露出平面化的層間絕緣層140，從而在柵極凹槽145中形成參考圖1A至圖1D所述的柵電極160。
[0125]柵極絕緣層150可以包括例如氧化矽層和/或高k介電層。例如，可以通過熱氧化法、化學氣相沉積(CVD)法和/或原子層沉積(ALD)法形成柵極絕緣層150。在一些實施例中，如果通過熱氧化法形成柵極絕緣層150，那麼柵極絕緣層150可以共形地形成在柵極凹槽145中的溝道部CPa的暴露出的表面上。在其他實施例中，如果柵極絕緣層150包括通過CVD法和/或ALD法形成的一個或多個絕緣層，那麼柵極絕緣層150可以共形地形成在柵極凹槽145的內表面和平面化的層間絕緣層140的上表面上。
[0126]在一些實施例中，柵極導電層可以包括順序堆疊的導電勢壘層和金屬層。導電勢壘層可以共形地形成在柵極凹槽145的內表面和平面化的層間絕緣層140的上表面上。金屬層可以形成為填充柵極凹槽145。在這種情況下，如圖1A至圖1D所示，柵電極160可以包括順序堆疊的導電勢壘圖案155和金屬圖案157。在一些實施例中，如果柵極絕緣層150也形成在平面化的層間絕緣層140的上表面上，那麼可以與柵極導電層一起對在平面化的層間絕緣層140的上表面上的柵極絕緣層進行平面化處理。
[0127]因為對柵極導電層進行平面化處理直到露出平面化的層間絕緣層140，所以柵電極160的上表面與平面化的層間絕緣層140的上表面可以基本上共面。
[0128]在上述半導體器件的製造方法中，使用偽柵極125和柵極凹槽145形成柵電極160。可替換地，可以在圖7A至圖7C所示的結構上順序地形成柵極絕緣層150和柵極導電層，然後對柵極導電層圖案化以形成柵電極。
[0129]另一方面，可以通過不同的方法形成鰭部FP1。
[0130]圖13A至圖13E是示出在根據一些示例性實施例的半導體器件的製造方法中形成鰭部的方法的另一個實例的橫截面圖。
[0131]參考圖13A，可以在襯底100上形成掩模圖案102，然後可以使用掩模圖案102作為蝕刻掩模對襯底100進行蝕刻以形成第一初級鰭部105。此後，在襯底100上形成第一絕緣層110，然後對第一絕緣層110進行平面化處理直到露出掩模圖案102。
[0132]參考圖13B，可以使平面化的第一絕緣層110凹陷以形成第一絕緣圖案110a。第一絕緣圖案I1a可以覆蓋第一初級鰭部105的下部，而第一初級鰭部105上部的側壁可以露出。此時，掩模圖案102保留在第一初級鰭部105的上表面上。
[0133]在第一初級鰭部105上部的暴露出的側壁上進行第一薄化處理，從而形成第二初級鰭部105a。此時，在第二初級鰭部105a的下面形成基部BP。因為在第一薄化處理中掩模圖案102保留在第一初級鰭部105的上表面上，所以不會減小第二初級鰭部105a的高度。
[0134]參考圖13C，在襯底100上形成第二絕緣層115，然後對第二絕緣層115進行平面化處理直到露出掩模圖案102。
[0135]參考圖13D，可以將暴露出的掩模圖案102去除以露出第二初級鰭部105a的上表面。此時，可以對平面化的第二絕緣層115的上部進行局部蝕刻。
[0136]參考圖13E，可以使平面化的第二絕緣層115凹陷以形成覆蓋第二初級鰭部105a下部的第二絕緣圖案115a。此時，露出第二初級鰭部105a的上部。此後，可以在第二初級鰭部105a的暴露出的上部上進行參考圖7A至圖7C所述的第二薄化處理。因此，可以形成圖7A至圖7C所示的鰭部FP1。接下來，可以進行參考圖8A至圖12A、圖8B至圖12B以及圖SC至圖12C所述的後續過程。
[0137]圖14A至圖14E是示出在根據一些示例性實施例的半導體器件的製造方法中形成鰭部的方法的另一個實例的橫截面圖。
[0138]參考圖14A，可以在襯底100上形成掩模圖案103。掩模圖案103的寬度基本上等於參考圖1A至圖1D所述的中間部IPa的寬度WI。
[0139]參考圖14B，可以使用掩模圖案103作為蝕刻掩模對襯底100進行蝕刻，從而形成初級鰭部105b。初級鰭部105b的底端可以設置在與中間部IPa的底端基本上相同的高度。
[0140]可以在襯底100上共形地形成掩模間隔件層，然後可以對掩模間隔件層進行蝕刻(例如，各向異性蝕刻)以在初級鰭部105b和掩模圖案103的側壁上形成掩模間隔件180。例如，可以通過化學氣相沉積(CVD)法或原子層沉積(ALD)法形成掩模間隔件層。掩模間隔件180可以由相對於襯底100具有蝕刻選擇性的絕緣材料形成。例如，掩模間隔件180可以由氧化矽、氮氧化矽和/或氮化矽形成。
[0141]參考圖14C，可以使用掩模圖案103和掩模間隔件180作為蝕刻掩模對襯底100進行蝕刻，從而在初級鰭部105b下面形成基部BP。
[0142]參考圖14D，此後，可以在襯底100上形成器件絕緣層117，然後對器件絕緣層117進行平面化處理直到露出掩模圖案103。
[0143]參考圖14E，可以將暴露出的掩模圖案103去除。可以使平面化的器件絕緣層117凹陷以形成器件絕緣圖案DIP』。器件絕緣圖案DIP』覆蓋初級鰭部105b的下部。當平面化的器件絕緣層117凹陷時，對掩模間隔件180進行蝕刻以露出初級鰭部105b的上部。因此，可以在器件絕緣圖案DIP』與初級鰭部105b下部的側壁之間分別形成掩模間隔件圖案180。
[0144]可以在初級鰭部105b的暴露出的上部上進行參考圖7A至圖7C所述的第二薄化處理，從而形成如圖7A至圖7C所示的鰭部FP1。此後，可以進行參考圖8A至圖12A、圖8B至圖12B以及圖SC至圖12C所述的後續過程以實現圖2A和圖2B所示的半導體器件。
[0145]圖15A是示出根據其他示例性實施例的半導體器件的平面圖。圖15B是沿著圖15A的線1-1』截取的橫截面圖。圖15C是沿著圖15A的線11-11』截取的橫截面圖。圖1?是圖15B的『B』部的放大圖。在本實施例中，將用相同的附圖標記或相同的參考標記來表示在圖1A至圖1D所示的前述實施例中描述的相同元件。出於簡單和方便說明的目的，將省略或簡要提及對在前述實施例中所述的相同元件的描述。下面將主要描述本實施例與前述實施例之間的不同之處。
[0146]參考圖15A、圖15B、圖15C和圖15D，根據本實施例的鰭部FP2a可以包括基部BP、溝道部CPa和設置在基部BP與溝道部CPa之間的中間部IPMa。中間部IPMa可以包括順序堆疊的多個子中間部Lla和L2a。如圖15B和圖1?所示，堆疊的子中間部Lla和L2a的寬度WIl和WI2彼此不同。堆疊的子中間部Lla和L2a的寬度WIl和WI2均小於基部BP的寬度WB且均大於溝道部CPa的寬度WC。子中間部Lla和L2a實現為一體。這樣，子中間部Lla和L2a在相互之間沒有界面的情況下彼此直接連接。
[0147]如圖1?所示，堆疊的子中間部Lla和L2a的寬度WIl和WI2可以沿著從基部BP向溝道部CPa的方向階梯式減小。堆疊的子中間部Lla和L2a當中的最上面的子中間部L2a的寬度WI2大於溝道部CPa的寬度WC。堆疊的子中間部Lla和L2a當中的最下面的子中間部Lla的寬度WII小於基部BP的寬度WB。在一些實施例中，每個子中間部Lla和L2a可以分別具有基本上均勻的寬度。
[0148]溝道部CPa的寬度WC可以等於或小於從最上面的子中間部L2a的寬度WI2減去大約2納米所得到的數值。最下面的子中間部Lla的寬度WIl可以等於或小於從基部BP的寬度WB減去大約2納米所得到的數值。
[0149]在圖15B、圖15C和圖MD中，中間部IPMa包括順序堆疊的第一子中間部Lla和第二子中間部L2a。然而，本發明構思不限於此。例如，中間部IPMa可以包括順序堆疊的三個或更多個子中間部。下面，出於簡單和方便說明的目的，將以具有第一子中間部Lla和第二子中間部L2a的中間部IPMa為例進行描述。
[0150]器件絕緣圖案DIPa覆蓋基部BP的兩個側壁以及子中間部Lla和L2a的兩個側壁，柵電極160覆蓋溝道部CPa的兩個側壁和上表面。柵電極160不覆蓋子中間部Lla和L2a的側壁。
[0151]器件絕緣圖案DIPa可以包括順序堆疊的第一絕緣圖案110a、第二絕緣圖案215和第三絕緣圖案217。第一絕緣圖案IlOa覆蓋基部BP的兩個側壁，第二絕緣圖案215覆蓋第一子中間部Lla的兩個側壁，第三絕緣圖案217覆蓋第二子中間部L2a的兩個側壁。如圖15B的實例所示，第一絕緣圖案IlOa與基部BP的側壁接觸，第二絕緣圖案215與第一子中間部Lla的側壁接觸，而第三絕緣圖案217與第二子中間部L2a的側壁接觸。
[0152]源極/漏極圖案S/D可以分別設置在柵電極160的兩側。溝道部CPa和中間部IPMa可以設置在源極/漏極圖案S/D之間。
[0153]圖3所示的修改實例的特徵可以應用於根據本實施例的半導體器件。例如，多個鰭部FP2a可以平行地排列在襯底100上，並且柵電極160可以跨越多個鰭部FP2a。柵電極160可以覆蓋多個鰭部FP2a的溝道部CPa的側壁和上表面。
[0154]根據本實施例的半導體器件的其他元件與前述實施例的相應元件相同。
[0155]圖16是示出根據其他示例性實施例的半導體器件的修改實例的橫截面圖。
[0156]參考圖16，根據本修改實例的器件絕緣圖案DIPa』可以形成一體。器件絕緣圖案DIPaj覆蓋基部BP的側壁和中間部IPMa的側壁。在器件絕緣圖案DIPa』與第二子中間部L2a的側壁之間可以設置第一掩模間隔件圖案280a。在器件絕緣圖案DIPa』與第一子中間部Lla的側壁之間並且在器件絕緣圖案DIPa』與第一掩模間隔件圖案280a之間可以設置第二掩模間隔件圖案285a。例如，第一掩模間隔件圖案280a和第二掩模間隔件圖案285a可以由相對於襯底100具有蝕刻選擇性的絕緣材料形成。例如，第一掩模間隔件圖案280a和第二掩模間隔件圖案285a均可以由氧化矽層或具有氧化矽層和氮化矽層的雙層形成。
[0157]圖17A至圖19A是沿著圖15A的線1_1』截取的橫截面圖，用於示出根據一些實施例的半導體器件的製造方法。圖17B至圖19B是沿著圖15A的線11-11』截取的橫截面圖，用於示出根據一些實施例的半導體器件的製造方法。
[0158]參考圖17A和圖17B，可以使用掩模圖案(未示出)對襯底100進行蝕刻以形成第一初級鰭部，第一絕緣圖案IlOa可以形成為覆蓋第一初級鰭部的下部。可以在第一初級鰭部的暴露出的上部上進行第一薄化處理，從而形成第二初級鰭部205。此時，在第二初級鰭部205下面形成基部BP。基部BP的側壁被第一絕緣圖案覆蓋。如參考圖5A至圖5C所述，第一薄化處理可以是直接對第一初級鰭部的暴露出的上部進行蝕刻的各向同性蝕刻處理，或者是使用形成並去除犧牲氧化層的處理。
[0159]參考圖18A和圖18B，第二絕緣圖案215可以形成為覆蓋第二初級鰭部205的下部。此時，露出第二初級鰭部205的上部。在第二初級鰭部205的暴露出的上部上進行第二薄化處理，從而形成第三初級鰭部207。此時，在第三初級鰭部207下面形成第一子中間部LI。第一子中間部LI的側壁被第二絕緣圖案215覆蓋。第二薄化處理可以是例如直接對第二初級鰭部205的暴露出的上部進行蝕刻的各向同性蝕刻處理，或者是使用形成並去除犧牲氧化層的處理。
[0160]參考圖19A和圖19B，第三絕緣圖案217可以形成為覆蓋第三初級鰭部207的側壁和下部。此時，露出第三初級鰭部207的上部。在第三初級鰭部207的暴露出的上部上進行第三薄化處理，從而形成溝道部CP。此時，在溝道部BP的下面形成第二子中間部L2。第二子中間部L2的側壁被第三絕緣圖案217覆蓋。第三薄化處理可以是例如直接對第三初級鰭部207的暴露出的上部進行蝕刻的各向同性蝕刻處理，或者是使用形成和去除犧牲氧化層的處理。
[0161]第一子中間部LI和第二子中間部L2組成中間部IPM。這樣，可以形成包括順序堆疊的基部BP、中間部IPM和溝道部CP的鰭部FP2。接下來，可以進行參考圖8A至圖12A、圖8B至圖12B以及圖8C至圖12C所述的後續過程以實現圖15A至圖MD所示的半導體器件。
[0162]圖20A至圖20E是示出在根據一些示例性實施例的半導體器件的製造方法中形成鰭部的方法的另一個實例的橫截面圖。
[0163]參考圖20A，可以在襯底100上形成掩模圖案202，然後可以使用掩模圖案202作為蝕刻掩模對襯底100進行蝕刻以形成初級鰭部210。可以共形地形成第一掩模間隔件層，然後可以對第一掩模間隔件層進行各向異性蝕刻以形成第一掩模間隔件280。第一掩模間隔件280可以分別形成在掩模圖案202的兩個側壁和初級鰭部210的兩個側壁上。
[0164]參考圖20B，可以使用掩模圖案202和第一掩模間隔件280作為蝕刻掩模對襯底100進行蝕刻，從而在第一掩模間隔件280和初級鰭部210下面形成第一子中間部LI。
[0165]參考圖20C，可以在襯底100上共形地形成第二掩模間隔件層，然後可以對第二掩模間隔件層進行各向異性蝕刻以形成第二掩模間隔件285。第二掩模間隔件285可以分別形成在第一掩模間隔件280上和第一子中間部LI的兩個側壁上。
[0166]可以使用掩模圖案202和第二掩模間隔件285作為蝕刻掩模對襯底100進行蝕亥IJ，從而在第一子中間部LI和第二掩模間隔件285下面形成基部BP。
[0167]參考圖20D，可以在襯底100上形成器件絕緣層217，然後可以對器件絕緣層217進行平面化處理直到露出掩模圖案202。可以將暴露出的掩模圖案202去除。在去除掩模圖案202時，可以對平面化的器件絕緣層217的頂端部分以及第一掩模間隔件280的頂端部分和第二掩模間隔件285的頂端部分進行蝕刻。
[0168]參考圖20E，可以使平面化的器件絕緣層217凹陷以形成器件絕緣圖案DIPa』。器件絕緣圖案DIPa』的上表面低於初級鰭部210的上表面。當使器件絕緣層217凹陷時，可以去除第一掩模間隔件280和第二掩模間隔件285的上部以露出初級鰭部210的上部。此時，可以形成第一掩模間隔件圖案280a和第二掩模間隔件圖案285a，初級鰭部210下部的側壁可以被器件絕緣圖案DIPa』、第一掩模間隔件圖案280a和第二掩模間隔件圖案285a覆蓋。可以在初級鰭部210的暴露出的上部上進行薄化處理，從而形成溝道部CP。此時，在溝道部CP的下面形成第二子中間部L2。因此，形成了鰭部FP2。此後，可以進行參考圖8A至圖12A、圖8B至圖12B以及圖8C至圖12C所述的後續過程以實現圖16所示的半導體器件。
[0169]圖21A和圖21B是示出根據其他示例性實施例的半導體器件的橫截面圖。圖21C是圖21A的『C』部的放大圖。在本實施例中，將使用相同的附圖標記或相同的參考標記來表示在圖1A至圖1D所示的前述實施例中描述的相同元件。出於簡單和方便說明的目的，將省略或簡要提及對在圖1A至圖1D的實施例中所述的相同元件的描述。下面將主要描述本實施例與前述實施例之間的不同之處。圖21A是沿著柵電極縱向截取的橫截面圖，圖21B是沿著與柵電極縱向垂直的方向截取的橫截面圖。
[0170]參考圖21A、圖21B和圖21C，根據本實施例的鰭部FP3a可以包括基部BP、中間部IPa和溝道部CPMa。溝道部CPMa可以包括多個順序堆疊的子溝道部Cla和C2a。
[0171]堆疊的子溝道部Cla和C2a的寬度WCl和WC2彼此不同。子溝道部Cla和C2a的寬度WCl和WC2小於中間部IPa的寬度WI。子溝道部Cla和C2a的寬度WCl和WC2可以沿著從基部BP向溝道部CPMa的方向階梯式減小。子溝道部Cla和C2a當中的下部子溝道部Cla的寬度WCl小於中間部IPa的寬度WI。在一些實施例中，下部子溝道部Cla的寬度WCl可以等於或小於從中間部IPa的寬度WI減去通過薄化處理可控制的最小去除厚度的兩倍所得到的數值。在一些實施例中，下部子溝道部Cla的寬度WCl可以等於或小於從中間部IPa的寬度WI減去大約2納米所得到的數值。每個子溝道部Cla和C2a可以分別具有基本上均勻的寬度。
[0172]器件絕緣圖案DIPb可以覆蓋基部BP的兩個側壁和中間部IPa的兩個側壁。柵電極160可以覆蓋溝道部CPMa中的全部子溝道部Cla和C2a的側壁。柵電極160沒有覆蓋中間部IPa的側壁。當操作電壓施加在柵電極160上時，全部子溝道部Cla和C2a可以成為耗盡區。在一個實施例中，每個子溝道部Cla和C2a的整個部分都可以成為耗盡區。
[0173]在器件絕緣圖案DIPb與中間部IPa的兩個側壁之間可以分別設置掩模間隔件圖案385a。掩模間隔件圖案385a可以由相對於襯底100具有蝕刻選擇性的絕緣材料形成。
[0174]在根據本實施例的半導體器件中，溝道部CPMa包括具有彼此不同寬度WCl和WC2的多個子溝道部Cla和C2a，柵電極160覆蓋多個子溝道部Cla和C2a的側壁。因此，可以增加在溝道部CPMa中產生的溝道的溝道寬度以增加場效應電晶體的導通電流。另外，藉助中間部IPa，可以獲得參考圖1A至圖1D所述的效果。
[0175]圖3所示的修改實例的特徵可以應用於根據本實施例的半導體器件。這樣，多個鰭部FP3a可以排列在襯底100上，並且柵電極160可以跨越多個鰭部FP3a。根據本實施例的半導體器件的其他元件與參考圖1A至圖1D所述的實施例中的相應元件基本上相同。
[0176]圖15A至圖KD所示的實施例的特徵可以應用於根據本實施例的半導體器件。更具體地說，可以用圖15A至圖MD所示的中間部IPMa替換圖21A至圖21C所示的中間部IPa0
[0177]圖22至圖26是示出根據一些示例性實施例的半導體器件的製造方法的橫截面圖
[0178]參考圖22，可以在襯底100上形成掩模圖案302，然後可以使用掩模圖案302作為蝕刻掩模對襯底100進行蝕刻以形成第一初級鰭部305。在掩模圖案302的兩個側壁上和在第一初級鰭部305的兩個側壁上可以分別形成第一掩模間隔件380。
[0179]參考圖23，可以使用掩模圖案302和第一掩模間隔件380作為蝕刻掩模對襯底100進行蝕刻，從而在第一初級鰭部305和第一掩模間隔件380的下面形成第二初級鰭部307。第二初級鰭部307下部的寬度可以等於圖21A至圖21C所示的中間部IPa的寬度WI。
[0180]此後，可以在第二初級鰭部307的兩個側壁上分別形成第二掩模間隔件385。第二掩模間隔件385也可以分別覆蓋第一掩模間隔件380的側壁。
[0181]參考圖24，可以使用掩模圖案30和第二掩模間隔件385作為蝕刻掩模對襯底100進行蝕刻，從而在第二初級鰭部307和第二掩模間隔件385的下面形成基部BP。
[0182]此後，可以在襯底100上形成器件絕緣層317，然後可以對器件絕緣層317進行平面化處理直到露出掩模圖案302。
[0183]參考圖25，可以將暴露出的掩模圖案302去除，然後可以使平面化的器件絕緣層317凹陷以形成器件絕緣圖案DIPb。器件絕緣圖案DIPb可以覆蓋基部BP的兩個側壁以及第二初級鰭部307的兩個側壁和上部。此時，可以將第一掩模間隔件380去除以露出第一初級鰭部305，還可以將第二掩模間隔件385的上部去除以露出第二初級鰭部307的上部。在器件絕緣圖案DIPb與第二初級鰭部307下部的兩個側壁之間可以分別形成掩模間隔件圖案385a。
[0184]參考圖26，可以在暴露出的第一初級鰭部305和第二初級鰭部307的暴露出的上部上進行薄化處理，從而形成溝道部CPM。此時，在溝道部CPM的下面形成中間部IP。中間部IP對應於第二初級鰭部307的沒有在薄化處理中露出的下部。
[0185]第二初級鰭部307的暴露出的上部通過薄化處理可以形成為第一子溝道部Cl，暴露出的第一初級鰭部305通過薄化處理可以形成為第二子溝道部C2。第一子溝道部Cl和第二子溝道部C2包含在溝道部CPM中。這樣，可以實現包括基部BP、中間部IP和溝道部CPM的鰭部FP3。接下來，可以進行參考圖8A至圖12A、圖8B至圖12B以及圖8C至圖12C所述的後續過程以實現圖21A至圖21C所示的半導體器件。
[0186]根據上述實施例的半導體器件可以包括例如場效應電晶體，並且例如可以實現為諸如邏輯器件、系統晶片(SOC)和半導體存儲裝置之類的各種半導體器件。
[0187]圖27是示出根據本發明概念的實施例的半導體器件的示意性框圖。
[0188]參考圖27，根據一些實施例的半導體器件可以包括第一區域500和第二區域550。在一些實施例中，第一區域500可以對應於單元陣列區域，第二區域550可以對應於邏輯電路區域。前述實施例的場效應電晶體可以應用於例如第二區域550。例如，在一些實施例中，第一區域500是快閃記憶體單元陣列區域、磁性存儲器單元陣列區域或相變存儲器單元陣列區域。在這種情況下，根據公開實施例的半導體器件可以實現為快閃記憶體裝置、磁性存儲裝置和/或相變存儲裝置。
[0189]在其他實施例中，如果第一區域500是靜態隨機存取存儲器(SRAM)單元陣列區域，那麼前述實施例的場效應電晶體也可以應用於第一區域500。如圖27所示，第二區域550可以包圍第一區域500。可替換地，第一區域500和第二區域550可以彼此橫向間隔開。
[0190]在其他實施例中，第一區域500和第二區域550均可以是邏輯電路區域。在這種情況下，前述實施例的場效應電晶體可以應用於全部第一區域500和第二區域550。
[0191]上述實施例中的半導體器件可以使用各種封裝工藝封裝。例如，根據前述實施例的半導體器件可以使用以下工藝之一進行封裝:層疊封裝(POP)工藝、球柵陣列(BGA)工藝、晶片尺寸級封裝(CSP)工藝、塑料引線晶片載體(PLCC)工藝、塑料雙列直插式封裝(PDIP)工藝、華夫組件晶片工藝、華夫形式晶片工藝、板上晶片(COB)工藝、陶瓷雙列直插式封裝(CERDIP)工藝、塑料公制四方扁平封裝(PMQFP)工藝、塑料四方扁平封裝(PQFP)工藝、小外形集成電路封裝(SOIC)工藝、收縮型小外形封裝(SSOP)工藝、薄型小外形封裝(TSOP)工藝、薄型四方扁平封裝(TQFP)工藝、系統級封裝(SIP)工藝、多晶片封裝(MCP)工藝、晶片級製造封裝(WFP)工藝以及晶片級處理堆疊封裝(WSP)工藝。
[0192]圖28是示出具有根據示例性實施例的半導體器件的電子系統的實例的示意性框圖。
[0193]參考圖28，根據一些實施例的電子系統1100可以包括控制器1110、輸入/輸出(I/O)單元1120、存儲裝置1130、接口單元1140和數據總線1150。控制器1110、I/O單元1120、存儲裝置1130和接口單元1140中的至少兩者可以通過數據總線1150相互通訊。數據總線1150可以對應於傳輸電信號的路徑。
[0194]控制器1110可以包括微處理器、數位訊號處理器、微控制器或功能與這些部件類似的其他邏輯裝置中的至少一者。如果根據前述實施例的半導體器件實現為邏輯裝置，那麼控制器1100可以包括根據前述實施例的半導體器件中的至少一者。I/O單元1120可以包括小鍵盤、鍵盤和/或顯示單元。存儲裝置1130可以存儲數據和/或指令存儲裝置1130可以包括例如非易失性存儲裝置。如果根據前述實施例的半導體器件實現為快閃記憶體裝置、磁性存儲裝置和/或相變存儲裝置，那麼存儲裝置1130可以包括根據本發明概念的前述實施例的半導體器件中的至少一者。接口單元1140可以向通訊網絡發送電子數據或者可以從通訊網絡接收電子數據。接口單元1140可以通過無線或有線方式操作。例如，接口單元1140可以包括天線或有線/無線收發器。即使在附圖中沒有示出，電子系統1100也可以包括用作緩存裝置來提高控制器1110的操作的快速DRAM器件和/或快速SRAM器件。如果根據公開實施例的半導體器件實現為SRAM器件，那麼緩存裝置可以包括根據本發明概念的前述實施例的半導體器件中的至少一者。
[0195]電子系統1100可以應用於例如個人數字助理(PDA)、可攜式計算機、平板電腦、無線電話、行動電話、數位音樂播放器、存儲卡或其他電子產品。其他電子產品也可以通過無線方式接收或發送信息數據。
[0196]圖29是示出具有根據一些示例性實施例的半導體器件的存儲卡的實例的示意性框圖。
[0197]參考圖9，根據一個實施例的存儲卡1200包括存儲裝置1210。如果根據前述實施例的半導體器件實現為快閃記憶體裝置、磁性存儲裝置和/或相變存儲裝置，那麼存儲裝置1210可以包括根據前述實施例的半導體器件中的至少一者。存儲卡1200可以包括用於控制主機與存儲裝置1210之間的數據通訊的存儲控制器1220。
[0198]存儲控制器1220可以包括用於控制存儲卡1200的全部操作的中央處理單元(CPU) 1222。如果根據前述實施例的半導體器件實現為邏輯裝置，那麼CPU 1222可以包括根據前述實施例的半導體器件中的至少一者。另外，存儲控制器1220可以包括用作CPU1222的操作存儲器的SRAM器件1221。根據一些實施例的半導體器件可以應用於SRAM器件1221。此外，存儲控制器1220還可以包括主機接口單元1223和存儲器接口單元1225。主機接口單元1223可以構造成包括存儲卡1200與主機之間的數據通訊協議。存儲接口單元1225可以使存儲控制器1220與存儲裝置1210連接。存儲控制器1220還可以包括錯誤檢查與糾錯(ECC)塊1224。ECC塊1224可以檢測並糾正從存儲裝置1210讀出的數據的錯誤。即使在附圖中沒有示出，存儲卡1200也可以包括用於存儲與主機交流的代碼數據的只讀存儲器(ROM)裝置。存儲卡1200可以用作可攜式數據存儲卡。可替換地，存儲卡1200可以實現為用作計算機系統硬碟的固態硬碟(SSD)。
[0199]如上文所述，溝道部與基部之間的中間部的寬度小於基部的寬度。因此，可以提高源極/漏極圖案之間的穿通特性。另外，藉助中間部，可以減小鰭部與柵電極之間的寄生電容或使其最小化。這樣，可以實現可靠性極好的高度集成半導體器件。
[0200]雖然參考示例性實施例描述了本發明，但是本領域技術人員應當清楚在不脫離公開實施例的精神和範圍的情況下可以進行各種修改和變化。因此，應當理解上述實施例不是限制性的而是說明性的。因此，本發明概念的範圍將由所附權利要求及其等同內容的可允許的最寬解釋來確定，並且不應當受到前述說明的約束或限制。
【權利要求】
1.一種半導體器件,包括: 鰭部件，所述鰭部件從襯底上突出並且包括具有兩個側壁的基部、位於所述基部上並具有兩個側壁的中間部和位於所述中間部上並具有兩個側壁的溝道部，所述中間部的寬度小於所述基部的寬度而大於所述溝道部的寬度； 器件絕緣圖案，所述器件絕緣圖案設置在所述襯底上的所述鰭部件周圍並且覆蓋所述基部的兩個側壁和所述中間部的兩個側壁； 柵電極，所述柵電極跨越所述鰭部件並且覆蓋所述溝道部的兩個側壁和上表面；以及 柵極絕緣層，所述柵極絕緣層設置在所述溝道部與所述柵電極之間， 其中，所述鰭部件的至少第一側壁在所述基部與所述中間部之間的界面處的斜率不同於在所述基部與所述溝道部之間的一部分中間部的斜率。
2.根據權利要求1所述的半導體器件，其中，將位於所述器件絕緣圖案上的柵電極的底面設置在與所述中間部的頂端實質上相同的高度或者設置在比所述中間部的頂端更高的高度。
3.根據權利要求1所述的半導體器件，其中，所述柵電極沒有覆蓋所述中間部的側壁。
4.根據權利要求1所述的半導體器件，其中，所述基部、所述中間部和所述溝道部的寬度階梯式減小。
5.根據權利要求1所述的半導體器件，其中，當操作電壓施加在所述柵電極上時，溝道實質上產生在所述溝道部中。
6.根據權利要求1所述的半導體器件，其中，所述溝道部的寬度等於或小於由所述中間部的寬度減去通過薄化處理可控制的最小去除厚度的兩倍所得到的數值。
7.根據權利要求1所述的半導體器件，其中，所述溝道部的寬度等於或小於由所述中間部的寬度減去2納米所得到的數值。
8.根據權利要求1所述的半導體器件，其中，所述中間部的寬度等於或小於由所述基部的寬度減去薄化處理可控制的最小去除厚度的兩倍所得到的數值。
9.根據權利要求1所述的半導體器件，其中，所述中間部的寬度等於或小於由所述基部的寬度減去2納米所得到的數值。
10.根據權利要求1所述的半導體器件，其中，所述溝道部的寬度實質上均勻；並且 所述中間部的寬度實質上均勻。
11.根據權利要求1所述的半導體器件，其中，所述中間部包括順序堆疊的多個子中間部; 其中，所述堆疊的多個子中間部的寬度彼此不同；並且 其中，每個所述子中間部的寬度小於所述基部的寬度而大於所述溝道部的寬度。
12.根據權利要求11所述的半導體器件，其中，所述堆疊的多個子中間部的寬度沿著從所述基部向所述溝道部的方向階梯式減小； 其中，所述堆疊的多個子中間部當中的最上面一個子中間部的寬度大於所述溝道部的寬度；並且 其中，所述堆疊的多個子中間部當中的最下面一個子中間部的寬度小於所述基部的寬度。
13.根據權利要求1所述的半導體器件，其中，所述溝道部包括順序堆疊的多個子溝道 部; 其中，所述堆疊的多個子溝道部的寬度彼此不同；並且 其中，每個所述子溝道部的寬度小於所述中間部的寬度。
14.根據權利要求13所述的半導體器件，其中，所述堆疊的多個子溝道部的寬度沿著從所述中間部向所述堆疊的多個子溝道部當中的最上面一個子溝道部的方向階梯式減小；並且 其中，所述堆疊的多個子溝道部當中的最下面一個子溝道部的寬度小於所述中間部的覽度。
15.根據權利要求13所述的半導體器件，其中，當操作電壓施加在所述柵電極上時，包括堆疊的子溝道部的所述溝道部的整個部分成為耗盡區。
16.根據權利要求1所述的半導體器件，還包括: 多個鰭部件，所述多個鰭部件設置在所述襯底上並且包括所述鰭部件； 其中，所述多個鰭部件彼此平行地延伸； 其中，所述柵電極跨越所述多個鰭部件；並且 其中，每個所述鰭部件的基部的寬度等於或小於所述多個鰭部件沿著所述柵電極的縱向方向的節距的一半。
17.根據權利要求1所述的半導體器件，還包括: 一對源極/漏極圖案，所述一對源極/漏極圖案設置在所述襯底上並分別位於所述柵電極的兩側， 其中，所述溝道部和所述中間部設置在所述一對源極/漏極圖案之間；並且 其中，所述基部橫向延伸並設置在所述襯底與所述一對源極/漏極圖案之間。
18.根據權利要求17所述的半導體器件，其中，使用所述基部的延伸部分的頂面作為晶種通過外延生長工藝形成所述源極/漏極圖案。
19.根據權利要求1所述的半導體器件，其中，所述器件絕緣圖案包括: 第一絕緣圖案，所述第一絕緣圖案覆蓋所述基部的兩個側壁；以及 第二絕緣圖案，所述第二絕緣圖案覆蓋所述中間部的兩個側壁。
20.根據權利要求1所述的半導體器件，還包括: 掩模間隔件圖案，所述掩模間隔件圖案設置在所述中間部與所述器件絕緣圖案之間並且包括絕緣材料。
21.根據權利要求1所述的半導體器件，其中，所述襯底是塊狀半導體襯底；並且 其中，所述鰭部件對應於所述塊狀半導體襯底的一部分。
【文檔編號】H01L21/336GK104347690SQ201410369696
【公開日】2015年2月11日 申請日期:2014年7月30日 優先權日:2013年7月30日
【發明者】金鐘銀, 金東鉉, 宋炫升 申請人:三星電子株式會社