一種基於可編程器件的可控集成電路測試系統及方法
2024-04-05 14:14:05
專利名稱：一種基於可編程器件的可控集成電路測試系統及方法
技術領域：
本發明涉及的是一種集成電路測試系統及方法，特別涉及一種基於可編程器件的可控集成電路測試系統及方法。
背景技術：
隨著電子技術的不斷發展，特別是各種集成電路的不斷湧現，對集成電路產品本身的性能和質量要求越來越高，因此集成電路測試就成為了保證集成電路性能、質量的關鍵手段之一。
隨著各類電子產品的數碼化，對集成電路的需求大幅增長，對測試系統的需求也就越來越迫切。對集成電路進行測試首先要滿足其邏輯功能的正確，其次測試各項指標(速度、準確率、穩定性)和各種電氣參數，涉及到測試方法和測試程序以及測試系統的設計。集成電路測試的主要目的是保證器件在指定的環境條件下能完全實現設計規格書所規定的功能及性能指標。
目前能大批量測試集成電路的設備非常昂貴，而且這些測試儀的測試對象、測試方法以及測試內容都存在差異，因此各系統的結構、配置和技術性能差別較大，不具備為各種類型的集成電路提供通用測試。低價的專用測試儀又不能滿足測試的可靠性和通用性要求。
也存在其他低成本的解決方案，但不具備通用性和靈活性。對於批量比較大的產品測試總的來說仍然不能起到節省成本的效果。同時也無法提高測試速度，延長了產品進入市場的時間。
為解決上述缺陷，本發明的創作人員經過長時間的研究和試驗，終於提出一種新的技術方案。
發明內容
本發明的目的在於，提供一種基於可編程器件的可控集成電路測試系統及方法，使集成電路測試系統具有通用性、完備性和針對性，從而實現降低產品成本，提高測試效率的目的。
為實現上述目的，本發明所採用的技術方案在於，提供一種基於可編程器件的可控集成電路測試系統，其針對於數字集成電路，其包括一測試平臺，其設置有集成電路測試電路邏輯的可編程器件開發平臺；一測試晶片適配器，其通過插接座將所述的可編程器件的所有管腳引出，與目標晶片建立對應連接，從而進行數據的交互傳輸；一時鐘發生系統，產生多路獨立的時鐘，其與所述的可編程器件測試平臺相連，向其提供時鐘信號；一電源控制系統，其與測試晶片適配器相連接，提供可控的電源給目標晶片；一控制終端，其發出頻率控制指令控制所述的時鐘發生系統，發出電平控制指令控制所述的電源控制系統，以及向所述的可編程器件測試平臺下載測試邏輯程序，並進行測試控制的數據交互，實現對集成電路各項測試的控制；較佳的，所述的時鐘發生系統是由高速串行線接口電路和時鐘發生器串接組成，所述的高速串行線接口電路將控制終端的串行指令轉換成波形發生晶片及外圍電路所需的並行信號，所述的時鐘發生器接收所述信號並產生多路相互獨立的差分時鐘信號傳給可編程器件測試平臺；較佳的，所述的高速串行線接口電路為一MCU單片機，其將控制終端的串行指令轉換成波形發生晶片及外圍電路所需的並行信號；所述的時鐘發生器包括一波形產生晶片、一倍頻器、一多路選擇器以及一低壓差分電路，其中所述波形產生晶片產生一個小範圍的頻率，所述倍頻器對波形產生晶片的輸出信號進行倍頻，通過所述多路選擇器選擇倍頻或不倍頻的波形作為輸出，所述的低壓差分電路將多路選擇器的單端輸出進行差分變換；較佳的，所述的控制終端為一計算機，所述的計算機通過高速串行總線，向所述的時鐘發生系統以及電源控制系統傳送控制指令；較佳的，所述的測試晶片適配器根據目標晶片的封裝進行連接，根據測試要求提取晶片管腳信號；較佳的，所述的電源控制系統為一程控電源；較佳的，所述的可編程器件測試平臺中置有大量的圖形發生器；較佳的，所述的可編程器件為FPGA、CPLD、LPD或HDPLD其中之一；同時本發明又提出了一種基於可編程器件的可控集成電路測試方法，其通過所述的基於可編程器件的可控集成電路測試測試系統實現的，其包括的步驟為步驟a安裝目標晶片；步驟b將控制終端的測試邏輯程序下載的可編程器件測試平臺；步驟c進行系統的初始化；步驟d設定測試頻率；步驟e通過控制終端向可編程器件測試平臺發送測試指令；步驟f可編程器件測試平臺根據所述的測試指令使目標晶片進行相應操作，並獲得目標晶片的操作結果；步驟g與在可編程器件測試平臺中預期的結果進行比較，若相同，則執行下述步驟i；若不相同則在執行下述步驟h；步驟h目標晶片存在缺陷，將錯誤信息回顯至所述的控制終端；步驟i判斷是否結束測試過程，若否，則返回前述步驟b、步驟c以及步驟d其中之一；若是，則執行下述步驟j；步驟j結束測試過程；較佳的，所述的初始化為目標晶片設定測試的電壓；較佳的，所述的頻率設定是通過控制終端的頻率控制單元實現的，只需輸入所需頻率的大小，進而控制多個獨立時鐘之一或全部的頻率輸出；較佳的，所述的安裝目標晶片，是將目標晶片設置在具有對應引腳的適配器上，同一類封裝一致的目標晶片對應同一種適配器，通過更換適配器晶片插座封裝測試不同類型的目標晶片；較佳的，所述的測試指令以及回顯信息具有確定的幀格式；較佳的，對所述的存儲器晶片測試指令中包含有測試各種項目，所述的測試項目為功能測試、直流參數測試以及交流參數測試；較佳的，所述功能測試為使用設置於可編程器件測試平臺的圖形發生器，產生多種多樣的圖形對存儲其晶片進行測試；較佳的，所述的直流參數測試為基於歐姆定律的用來確定器件電參數的穩態測試方法，其包括開路/短路測試，輸出驅動電流測試、漏電電源測試、電源電流測試、轉換電平測試；較佳的，所述的交流參數測試為測量器件電晶體轉換狀態時的時序關係，包括傳輸延遲測試，建立保持時間測試、功能速度測試、存取時間測試、刷新/等待時間測試，上升/下降時間測試；較佳的，所述的可編程器件為FPGA、CPLD、LPD或HDPLD其中之一。
圖1為本發明一種基於可編程器件的可控集成電路測試系統的總體結構一較佳實施例的示意圖；圖2為本發明一種基於可編程器件的可控集成電路測試系統包含的多路獨立時鐘發生系統示意圖；圖3為典型的時鐘發生系統結構圖；圖4為本發明一種基於可編程器件的可控集成電路測試方法所包含的測試流程圖；圖5為本發明一種基於可編程器件的可控集成電路測試系統傳輸數據的幀格式示意圖。
具體實施例方式
以下結合附圖，對本發明上述的和另外的技術特徵和優點作更詳細的說明。
本發明所提供的測試系統以及測試方法都是針對數字集成電路晶片提出的。
請參閱圖1所示，其為本發明提出的一種基於可編程器件的可控集成電路測試系統的總體結構示意圖；其包括一測試平臺4，其設置有集成電路測試電路邏輯的可編程器件開發平臺；一測試晶片適配器5，其通過插接座將所述的可編程器件的所有管腳引出，與目標晶片建立對應連接，從而進行數據的交互傳輸；一時鐘發生系統2，產生多路獨立的時鐘，其與所述的可編程器件測試平臺4相連，向其提供時鐘信號；一電源控制系統3，其與測試晶片適配器5相連接，提供可控的電源給目標晶片；一控制終端1，其發出頻率控制指令控制所述的時鐘發生系統2，發出電平控制指令控制所述的電源控制系統3，以及向所述的可編程器件測試平臺4下載測試邏輯程序，並進行測試控制的數據交互，實現對集成電路各項測試的控制；其中所述的測試平臺4採用的可編程器件為FPGA、CPLD、LPD或HDPLD其中之一，由於FPGA不但具有可編程的優點，還不存在掩模成本，用戶可以反覆地編程、擦除、使用或者在外圍電路不動的情況下用不同軟體就可實現不同的功能，在系統開發或測試階段這一點是非常有吸引力的，因為在這一階段仍可進行設計修改，並且不用花費巨大的額外成本。它的可編程特點，使開發人員可針對特定的應用而定製硬體。因此，僅使用所需要的硬體即可，而不必做出任何板級變動；另外FPGA有充裕的資源，片內資源可以任意應用，設計者可以在速度、硬體邏輯、存儲器、代碼大小和成本之間做出折衷。當電路有少量改動時，更能顯示出FPGA的優勢；最後FPGA軟體易學易用，可以使設計人員更能集中精力進行電路設計，快速將產品推向市場。所以利用FPGA開發平臺設計定製的測試系統的測試平臺，能增加新的功能特性及優化性能。在本發明中，功能強大的集成開發環境把硬核、軟核和MCU結合起來，向FPGA寫入測試電路邏輯程序和大量算法圖形(pattern)，還能外接算法圖形存儲器擴充容量，因此我們這裡以FPGA作為可編程器件的一較佳實施例進行應用，其它的可編程器件由於其在總體特點上與FPGA類似，這裡就不再進行贅述了。
所述的控制終端可為一計算機1，當然也可以為嵌入式系統或單片機等其他處理器設備，用所述計算機1控制測試系統，其可以通過軟體編程為用戶提供友好、易於操作的界面，其中包含頻率控制單元11，用來控制時鐘發生系統產生相互獨立的多路時鐘信號，該信號通過高速串行線63傳送到時鐘發生系統2，用戶直接在界面上輸入所需頻率大小即可，多個獨立時鐘可以任選，也可以同時控制；測試控制單元12，通過串行線61向FPGA測試平臺4發送控制指令，控制指令包含多種測試項目並有確定的幀格式71；測試邏輯單元13是測試電路邏輯程序，通過FPGA測試平臺4的開發板的配套下載軟體通過下載線62下載到FPGA測試平臺4中；電源控制系統3配套的電源控制單元14，可在虛擬的電源信號發生器畫面上設定電壓大小。該控制指令通過高速串行線64傳送給電源控制系統，相應的電源提供給被測的目標晶片。
所述的FPGA測試平臺4上配有和控制終端計算機1、時鐘發生系統2、測試晶片適配器5相連的各個接口，作為整個測試系統的核心，FPGA測試平臺4內置可控測試電路邏輯，其中FPGA所有管腳經過插座和測試晶片適配器5連接，方便更換不同晶片封裝的測試晶片適配器5，發揮其通用性。所述的電源控制系統3為一程控電源；請參閱圖2所示，其為本發明一種基於可編程器件的可控集成電路測試系統包含的多路獨立時鐘發生系統示意圖；所述的時鐘發生系統2包含高速串行線接口電路21(以USB為典型)和時鐘發生器22。所述的高速串行線接口電路21將控制終端計算機1的串行指令轉換成波形發生晶片及外圍電路所需的並行信號，所述的時鐘發生器22接收所述信號並產生多路相互獨立的差分時鐘信號23傳給FPGA測試平臺4；請參閱圖3所示，其為典型的時鐘發生系統結構圖；其對上述圖2的結構組成進行了細分，所述的高速串行線接口電路21為一MCU單片機210，其將控制終端計算機1的串行指令轉換成波形發生晶片及外圍電路所需的並行信號；所述的時鐘發生器22包括一波形產生晶片220、一倍頻器221、一多路選擇器222以及一低壓差分電路223，其中所述波形產生晶片220產生一個小範圍的頻率，所述倍頻器221對波形產生晶片220的輸出信號進行倍頻，通過所述多路選擇器222選擇倍頻或不倍頻的波形作為輸出，所述的低壓差分電路223將多路選擇器222的單端輸出進行差分變換；以保證高頻信號的傳輸質量，差分時鐘信號23傳給FPGA測試平臺4，經過測試邏輯轉成單端信號送至被測的目標晶片。
為實現本發明的目的，本發明同時提出了一種基於可編程器件的可控集成電路測試方法，其通過上述的基於可編程器件的可控集成電路測試系統實現的，這裡採用的可編程器件為FPGA；請參閱圖4所示，其為本發明一種基於可編程器件的可控集成電路測試方法所包含的測試流程圖；其包括的步驟為步驟a安裝被測的目標晶片；步驟b將控制終端1的測試邏輯程序通過下載線62下載至FPGA測試平臺4；步驟c進行系統的初始化，即為目標晶片設定測試的電壓；步驟d設定測試頻率；步驟e通過控制終端1向FPGA測試平臺4發送測試指令；步驟fFPGA測試平臺4根據所述的測試指令使目標晶片進行相應操作，並獲得目標晶片的操作結果；步驟g與在FPGA測試平臺4中預期的結果進行比較，若相同，則執行下述步驟i；若不相同則在執行下述步驟h；步驟h目標晶片存在缺陷，將錯誤信息回顯至所述的控制終端1；步驟i判斷是否結束測試過程，若否，則返回前述步驟b、步驟c以及步驟d其中之一；若是，則執行下述步驟j；步驟j結束測試過程；其中，所述的頻率設定是通過控制終端1的頻率控制單元11實現的，只需輸入所需頻率的大小，進而控制多個獨立時鐘之一或全部的頻率輸出，在做相應的功能測試時，所述的頻率是在被測晶片正常環境下的大小範圍內調節；在做性能測試時其調整測晶片頻率至其上限或下限，以便能測出晶片正常工作的臨界頻率值。
所述的安裝目標晶片，是將目標晶片設置在具有對應引腳的適配器上，同一類封裝一致的目標晶片對應同一種測試晶片適配器5，通過更換適配器晶片插座封裝測試不同類型的目標晶片；根據上述的流程步驟，我們發現數據流大致可以分為以下五路第一條數據流為測試邏輯從控制終端1下載到FPGA測試平臺4；第二條數據流，頻率控制指令通過高速串行線63從計算機1傳至時鐘發生系統2的高速串行線接口電路21，然後將串行指令轉換成波形發生晶片及外圍電路所需的並行信號傳給時鐘發生器22，接下來產生多路相互獨立的差分時鐘信號該信號經過FPGA測試平臺4提取轉換成單端信號，FPGA測試平臺4做出時序上的處理實現穩定地採集晶片的輸出數據；第三條數據流，測試指令通過串行線61從計算機1傳送到FPGA測試平臺4上；第四條數據流，電平控制指令通過高速串行線64從計算機1傳至電源控制系統3，然後設定目標晶片的電壓值；第五條數據流，FPGA測試平臺4讀寫目標晶片是通過測試晶片適配器5上的插座和FPGA測試平臺4所有管腳的引出插座相連所形成的數據通道進行的。
上述的步驟其根本目的，在於對被測的目標晶片進行功能測試和性能測試，來對集成電路晶片進行一定的檢測，以存儲器晶片為例，所述的測試項目種類功能測試主要是FPGA測試平臺4中置有大容量的圖形發生器，可產生多種多樣的圖形(pattern)對目標晶片進行100％測試，向存儲器寫入圖形，讀取信息並和預期信息進行比較，回讀錯誤信息；直流參數測試直流測試是基於歐姆定律的用來確定器件電參數的穩態測試方法，包括開路/短路測試，輸出驅動電流測試、漏電電源測試、電源電流測試、轉換電平測試等；交流參數測試交流測試的目的是保證器件在正確的時間發生狀態轉換。交流參數測試測量器件電晶體轉換狀態時的時序關係，包括傳輸延遲測試，建立保持時間測試、功能速度測試、存取時間測試、刷新/等待時間測試，上升/下降時間測試；請結合圖5所示，其為本發明一種基於可編程器件的可控集成電路測試系統傳輸數據的幀格式示意圖；其包括測試控制指令格式71，以及回顯數據幀格式72，其中所述的測試控制指令格式71是由起始字和控制字組成，所述的回顯數據幀格式72是由地址、期望信息以及存儲信息組成。
本發明採用了上述關鍵的技術和獨特的測試方式，測試集成電路的各項指標(速度、準確率、穩定性)。用戶和電腦交互對軟硬體進行控制就能完成測試，測試能力強、測試項目完備、可測試率高、適應於不同的集成電路，並不局限於存儲器晶片的測試。由於採用通用性很高的FPGA測試平臺4，使本測試系統在成本和通用性上具有很大優勢，在集成電路的測試技術領域和測試系統市場中具有一定優勢。
以上所述僅為本發明的較佳實施例，對本發明而言僅僅是說明性的，而非限制性的。本專業技術人員理解，在本發明權利要求所限定的精神和範圍內可對其進行許多改變，修改，甚至等效，但都將落入本發明的保護範圍內。
權利要求
1.一種基於可編程器件的可控集成電路測試系統，其特徵在於，其包括一測試平臺，其設置有集成電路測試電路邏輯的可編程器件開發平臺；一測試晶片適配器，其通過插接座將所述的可編程器件的所有管腳引出，與目標晶片建立對應連接，從而進行數據的交互傳輸；一時鐘發生系統，產生多路獨立的時鐘，其與所述的可編程器件測試平臺相連，向其提供時鐘信號；一電源控制系統，其與測試晶片適配器相連接，提供可控的電源給目標晶片；一控制終端，其發出頻率控制指令控制所述的時鐘發生系統，發出電平控制指令控制所述的電源控制系統，以及向所述的可編程器件測試平臺下載測試邏輯程序，並進行測試控制的數據交互，實現對集成電路各項測試的控制。
2.根據權利要求1所述的一種基於可編程器件的可控集成電路測試系統，其特徵在於，所述的時鐘發生系統是由高速串行線接口電路和時鐘發生器串接組成，所述的高速串行線接口電路將控制終端的串行指令轉換成波形發生晶片及外圍電路所需的並行信號，所述的時鐘發生器接收所述信號並產生多路相互獨立的差分時鐘信號傳給可編程器件測試平臺。
3.根據權利要求2所述的一種基於可編程器件的可控集成電路測試系統，其特徵在於，所述的高速串行線接口電路為一MCU單片機，其將控制終端的串行指令轉換成波形發生晶片及外圍電路所需的並行信號；所述的時鐘發生器包括一波形產生晶片、一倍頻器、一多路選擇器以及一低壓差分電路，其中所述波形產生晶片產生一個小範圍的頻率，所述倍頻器對波形產生晶片的輸出信號進行倍頻，通過所述多路選擇器選擇倍頻或不倍頻的波形作為輸出，所述的低壓差分電路將多路選擇器的單端輸出進行差分變換。
4.根據權利要求1所述的一種基於可編程器件的可控集成電路測試系統，其特徵在於，所述的控制終端為一計算機，所述的計算機通過高速串行總線，向所述的時鐘發生系統以及電源控制系統傳送控制指令。
5.根據權利要求1所述的一種基於可編程器件的可控集成電路測試系統，其特徵在於，所述的測試晶片適配器根據目標晶片的封裝進行連接，根據測試要求提取晶片管腳信號。
6.根據權利要求1所述的一種基於可編程器件的可控集成電路測試系統，其特徵在於，所述的電源控制系統為一程控電源。
7.根據權利要求1所述的一種基於可編程器件的可控集成電路測試系統，其特徵在於，所述的可編程器件測試平臺中置有大量的圖形發生器。
8.根據權利要求1所述的一種基於可編程器件的可控集成電路測試系統，其特徵在於，所述的可編程器件為FPGA、CPLD、LPD或HDPLD其中之一。
9.一種基於可編程器件的可控集成電路測試方法，其通過所述的基於可編程器件的可控集成電路測試測試系統實現的，其特徵在於，其包括的步驟為步驟a安裝目標晶片；步驟b將控制終端的測試邏輯程序下載到可編程器件測試平臺；步驟c進行系統的初始化；步驟d設定測試頻率；步驟e通過控制終端向可編程器件測試平臺發送測試指令；步驟f可編程器件測試平臺根據所述的測試指令使目標晶片進行相應操作，並獲得目標晶片的操作結果；步驟g與在可編程器件測試平臺中預期的結果進行比較，若相同，則執行下述步驟i；若不相同則在執行下述步驟h；步驟h目標晶片存在缺陷，將錯誤信息回顯至所述的控制終端；步驟i判斷是否結束測試過程，若否，則返回前述步驟b、步驟c以及步驟d其中之一；若是，則執行下述步驟j；步驟j結束測試過程。
10.根據權利要求9所述的一種基於可編程器件的可控集成電路測試方法，其特徵在於，所述的初始化為目標晶片設定測試的電壓。
11.根據權利要求9所述的一種基於可編程器件的可控集成電路測試方法，其特徵在於，所述的頻率設定是通過控制終端的頻率控制單元實現的，只需輸入所需頻率的大小，進而控制多個獨立時鐘之一或全部的頻率輸出。
12.根據權利要求9所述的一種基於可編程器件的可控集成電路測試方法，其特徵在於，所述的安裝目標晶片，是將目標晶片設置在具有對應引腳的適配器上，同一類封裝一致的目標晶片對應同一種適配器，通過更換適配器晶片插座封裝測試不同類型的目標晶片。
13.根據權利要求9所述的一種基於可編程器件的可控集成電路測試方法，其特徵在於，所述的測試指令以及回顯信息具有確定的幀格式。
14.根據權利要求9所述的一種基於可編程器件的可控集成電路測試方法，其特徵在於，對所述的存儲器晶片測試指令中包含有測試各種項目，所述的測試項目為功能測試、直流參數測試以及交流參數測試。
15.根據權利要求14所述的一種基於可編程器件的可控集成電路測試方法，其特徵在於，所述功能測試為使用設置於可編程器件測試平臺的圖形發生器，產生多種多樣的圖形對存儲其晶片進行測試。
16.根據權利要求14所述的一種基於可編程器件的可控集成電路測試方法，其特徵在於，所述的直流參數測試為基於歐姆定律的用來確定器件電參數的穩態測試方法，其包括開路/短路測試，輸出驅動電流測試、漏電電源測試、電源電流測試、轉換電平測試。
17.根據權利要求14所述的一種基於可編程器件的可控集成電路測試方法，其特徵在於，所述的交流參數測試為測量器件電晶體轉換狀態時的時序關係，包括傳輸延遲測試，建立保持時間測試、功能速度測試、存取時間測試、刷新/等待時間測試，上升/下降時間測試。
18.根據權利要求9所述的一種基於可編程器件的可控集成電路測試方法，其特徵在於，所述的可編程器件為FPGA、CPLD、LPD或HDPLD其中之一。
全文摘要
本發明為一種基於可編程器件的可控集成電路測試系統，針對於數字集成電路晶片，其包括一測試平臺，一測試晶片適配器，一時鐘發生系統，一電源控制系統，一控制終端，通過對被測試的目標晶片設置頻率、電壓以及相應的測試命令來測試集成電路晶片的性能和功能。由於採用可編程器件的測試平臺，以及測試晶片適配器能夠對同一封裝結構的集成電路晶片進行測試；本發明還提供了一種基於可編程器件的可控集成電路測試方法，通過上述的系統和方法使集成電路測試系統具有了通用性、完備性和針對性，從而實現降低產品成本，提高測試效率的目的。
文檔編號G01R31/317GK101029918SQ20071006295
公開日2007年9月5日 申請日期2007年1月23日 優先權日2007年1月23日
發明者朱一明 申請人:北京芯技佳易微電子科技有限公司