分段場效應電晶體的製造方法
2024-03-30 13:27:05
專利名稱：分段場效應電晶體的製造方法
技術領域：
本發明涉及集成電路及其製造領域。更具體地，本發明涉及具有水平取向和垂直取向分段(section)的器件本體的場效應半導體器件。
背景技術：
今天的電晶體包括大量的器件。要增強性能和提高可靠性，器件較小是關鍵。隨著FET(場效應電晶體)器件按比例縮小，技術已變得越來越複雜。在深亞微米各代的器件中，要提高性能非常困難。沿尋求更高器件性能的路線，已研究幾種途徑以保持器件性能提高，縮小FET器件的比例是目前CMOS器件技術的指導原則。然而，直接縮小尺寸存在明顯的限制，其中當器件縮小到納米範圍時，短溝道效應(SCE)變成主要問題。該問題的解決方式是使用雙柵極器件。這種器件不是簡單的一個表面上形成的平面結構，而是器件本體兩側面上形成的結構。雙柵極器件比常規的器件能進一步縮小比例的原因較複雜，但是在技術文獻中已有介紹，例如在H.-S.P.Wong等人的「Device Design Considerations for Double-Gate，Ground-Plane，andSingle-Gated Ultra-Thin SOI MOSFET’s at the 25nm Channel LengthGeneration」，1998IEDM Tech Dig.，407-10頁。
雙柵極器件的變形稱做FinFET器件。在FinFET中，電晶體的本體形成在垂直結構中。FinFET的柵極將垂直取向的本體結合在兩面或側面上。FinFET具有幾個優點，例如更好的SCE並有希望擴展主要的半導體技術。一般來說，FinFET器件及製造與絕緣體上半導體(SOI)，通常指絕緣體上矽的技術結合。可以為常規的平面型或垂直取向的SOI器件製備在設置於絕緣體層之上的薄半導體層中。更常見，絕緣體層稱做矽(Si)襯底上的埋置氧化層。存在在更薄的SOI層中製備平面FET的趨勢，由此提高了性能。現有技術的平面SOI器件具有所謂的全耗盡本體，意味著除了由溝道中的柵電極引入的載流子之外，本體中缺少移動電荷載流子。由於垂直取向結構很窄，因此FinFET器件通常也具有全耗盡本體。同樣，當本體在由柵電極接合的兩個面之間全耗盡時，具有在垂直取向的本體相對側面有柵極的優點將更加突出。
FinFET器件的其中一個缺點是由於器件的寬度由翅片(Fin)的高度確定，因此所有的FinFET器件寬度都相同。器件寬度的均勻性限制了電路設計。
發明內容
本發明教授了一種具有可變寬度的類似FinFET的器件的結構和製造方法。計劃的器件包括類似FinFET的結構與超薄平面結構組合，產生多面器件。一般來說，本公開教導了絕緣層上的FET器件，當器件具有垂直取向和水平取向部分的組合時，產生了對類似FinFET的結構耦合控制具有幾乎任意能力的器件。
本發明教授了製造這種結構的方法。一種方法使用側壁和絕緣體層的組合，絕緣體層設置在SOI層上，產生了豎立在構圖的絕緣體層上的壁形成體。然後藉助幾個蝕刻步驟將形成體轉移到SOI層內。豎立壁的位置處，將存在形成在SOI中的Fin，得到本體的垂直取向部分。在絕緣體層覆蓋SOI的位置處，露出(emerge)本體的水平取向部分。製造分段的本體之後，進一步的處理在SOI上產生分段FET器件，與FinFET器件的優點與超淺平面SOI器件的優點結合。這樣可以用優良的布局密度控制器件寬度。
從附帶的詳細說明和附圖中，本發明的這些和其它特點將變得很顯然，其中圖1示出了分段FET的多個實施例的本體區的示意性剖面圖；圖2示出了分段FET的示意性俯視圖和剖面圖；圖3到7示出了分段FET的代表性製造方法的各階段；以及圖8示出了含有至少一個分段FET的至少一個晶片的處理器的符號(symbolic)圖。
具體實施例方式
圖1示出了分段FET的多個實施例的本體區的示意性剖面圖。一般來說，場效應電晶體為通過器件的兩部分(源和漏)之間的柵電極控制電流流動的器件。柵電極在器件的本體上施加電場進行控制。本體位於源和漏之間，柵電極在表面或面(face)上接合本體。柵極通常(但不是必須)通過柵極介質與本體的面或各面隔開。FET的本體是晶體半導體，在柵電極施加電場的面上可以形成源和漏之間的導電溝道。本領域中已知的常見FET具有由柵電極接合的單個水平本體部分。本公開設計了具有多個本體部分的FET器件，具有水平地取向和垂直地取向部分。各部分的取向相對含有源和漏的平面而言。本公開的分段FET為器件設置在絕緣體上的所謂絕緣體上半導體技術的代表。微電子技術的主導半導體是矽，術語絕緣體上矽(SOI)通常也用於定義絕緣體上設置的器件。
部分FET的本體的一個代表性實施例顯示在圖1A的剖面圖中。本體10是晶體半導體材料。在一個代表性實施例中，本體10的晶體半導體材料屬於各種矽基材料中。在微電子技術中，在小型化中進展最快的材料是矽(Si)。矽基材料為與Si相同的基本技術含量多種的Si合金。對於微電子很重要的一種矽基材料是矽鍺(SiGe)合金。在一個代表性實施例中，本體10的晶體半導體材料實質上是矽。然而，本領域中的技術人員應該理解除Si和SiGe之外的其它半導體材料，例如III-V合金也可以預計。根據本公開的教授，分段FET具有至少一個垂直取向部分和至少一個水平取向部分。在圖1A中，本體截面10具有兩個垂直取向部分11和一個水平取向部分12。垂直取向部分11每個包括兩個相對的面31和41。水平取向部分12，與通常的所有水平取向部分一樣，包括頂面32和底面42。底面42與絕緣表面21交接。垂直取向部分具有第一高度77和第一寬度16。水平取向部分具有第一厚度22。在一個代表性實施例中，第一高度77在約30nm和150nm之間。在一個代表性實施例中，第一厚度22在約2nm和50nm之間。本公開教授了分段FET的至少一個垂直取向部分具有窄寬度，由此第一寬度16小於製造FET的技術中的最小線寬。在半導體製造的現有技術中，都存在能夠通過光刻獲取技術的最小特徵尺寸。該線寬通常給定一代的技術名稱，例如「0.25μm技術」等。垂直取向部分的第一寬度16小於該最小光刻線寬，由於第一寬度16不是由光刻產生，因此獨立於製備分段FET的特定技術。
圖1B示出了具有不同數量的水平取向部分12和垂直取向部分11的分段FET本體10的示例性實施例。示出了三個不同本體10的附圖僅為代表性的目的，不應局限於此。本公開的教授能夠產生任何數量的水平取向和垂直取向部分。絕緣表面21通常為絕緣體層90的頂面，在其上設置了分段FET本體的晶體半導體材料。絕緣體層90通常設置在襯底91上。在一個代表性實施例中，絕緣體層90為SiO2，襯底91為Si晶片。通常在SOI技術中製備分段FET，所謂的埋置氧化物(SiO2)設置在Si襯底上，SOI矽層設置在埋置氧化物上。在一個代表性實施例中，在SOI層中製備分段FET。
圖1C示出了具有柵電極50的圖1B的分段FET本體10的示例性實施例，柵電極50接合了至少一個水平取向部分12的頂面32(圖1A中示出)和至少一個垂直取向部分11的相對面31和41(圖1A中示出)。分段器件提供了兩種高性能器件的組合。垂直取向部分11類似於所謂的FinFET或垂直器件，而水平取向部分12類似於超薄本體的平面器件。如果最終器件製成全耗盡的絕緣體上矽(FDSOI)，FET，垂直取向部分11的通常第一寬度約為水平取向部分12的第一厚度22的兩倍。在本公開中，通過單個柵電極50接合了所有部分的所有面，導致分段器件的低電容和高電流驅動能力。圖1C左部上的FET示出了位於兩個垂直取向部分11之間的一個水平取向部分12，柵電極50同時接合四個垂直取向面和一個水平取向面，總共五個。這種器件可以稱做五柵的FET。
在一個代表性實施例中，圖1所示的分段FET的本體全耗盡，意味著除了溝道中的柵電極引入的載流子之外，本體不具有移動電荷載流子。在用於通常的平面器件的SOI技術中，本體是否耗盡取決於本體的摻雜程度和本體的厚度。對於垂直取向部分，從耗盡的角度來看，除摻雜程度之外，由柵電極接合的相對面之間的距離即垂直部分的第一寬度16為決定因素。在本公開的分段FET中，可以使水平取向部分22的第一厚度薄得足夠全部耗盡。由於垂直部分不受光刻限制，因此他們能製得足夠窄，它們可以變為完全耗盡的SOI器件。全耗盡本體具有許多優點，這是本領域中的普通技術人員公知的。
圖2示出了分段FET的示意性俯視圖和剖面圖。在圖2A中，分段FET100包括源/漏110、柵極50以及柵電極下面的本體10(僅在圖2C中可見)。製造分段FET期間，需要製備某些結構，我們稱做內核(kernel)15。(單詞「內核」表示該結構所起的作用)。內核15包括本體由柵電極接合的內核的該部分變成本體10。製備後，內核15具有與本體基本上相同的截面尺寸。在除本體之外的其它部分中，內核15變成源/漏110的一個部件。對於源/漏，需要具有儘可能低的電阻，以具有易於布線接觸和/或矽化足夠的塊。這種性質需要比在內核中製備的更多材料，是由於主要原因是需滿足本體的要求。因此，在分段FET的代表性實施例中，為了將內核的一部分——不形成本體的那些部分——變成源/漏110，第三層111澱積在這些內核部分上。在圖2A中，內核15的粗略位置僅由虛線表示，這是由於在源/漏區中，內核15通常在第三層111下面並且在俯視圖中不可見。在一個代表性實施例中，內核是Si基材料，通常為Si，第三層111由與內核15相同的半導體晶體材料組成。因此，在一個代表性實施例中，選擇第三層111由與內核15相同的材料組成，通常為Si，並在源/漏110中的內核上選擇性外延進行澱積。該結果可以圖2B中看到，圖2B為圖2A沿虛線「b」的剖面圖。源/漏110中的內核15具有與本體10相同的剖面特徵，但是由第三層111覆蓋。外延澱積時，第三層111基本上與內核15不能區分開。由於在該實施例中，內核15和第三層111一起組成源/漏110，因此源/漏的最小厚度113大於本體的水平取向部分的第一厚度22。源/漏的最大厚度112至少與本體的垂直部分的第一高度77一樣大。源/漏的最大厚度112也可以超過第一高度77，這取決於澱積技術和進一步的處理。本領域中的技術人員應該理解在增加源/漏110的最大厚度112的問題中存在折衷方案。
圖2C為沿圖2A的虛線「a」的柵極50和本體10的剖面圖(類似於圖1C)。柵極50接合了至少一個垂直部分11和至少一個水平取向部分12的多個面。從圖2C中可以清楚看出，內核的本體部分沒有被第三層111覆蓋。
圖3到7示出了分段FET的代表性製造方法的各階段。總體上，本公開教授了首先在SOI層的頂面上製備的壁和各層構成的形成體，然後該形成體藉助多種蝕刻轉移到SOI層內，形成了內核，然後內核為建立分段FET100的基礎。
圖3用示意性剖面圖示出了在沿產生形成體310(圖6中所示)方法的步驟製備分段FET的方法的示例性實施例。絕緣體層90設置在襯底91上。在一個代表性實施例中，絕緣體層90為SiO2，襯底91為Si晶片。在絕緣體層90上設置晶體半導體材料200的第一層200。該第一層200為包括分段FET本體的內核將被蝕刻的層。在一個代表性實施例中，第一層為厚度在約30nm和150nm之間厚度的Si。在第一層200頂面上設置的是第二層210，在示例性實施例中為SiO2層。該SiO2層210可以通過本領域中公知的任何方法設置在第一層上。在層210上，澱積第四層並構圖230，(構圖之後所示)。在一個代表性實施例中，第四層230為非晶Si層，在約70nm-120nm厚度的範圍內，通常由低壓化學汽相澱積(LPVCD)式快速熱CVD(RTCVD)澱積。
圖4示出了當側壁產生工藝完成時涉及包括第四層230的一個階段的示意性剖面圖。可以通過電子加工領域中公知的標準間隔層蝕刻技術製備側壁220。在一個代表性實施例中，該壁220由氮化矽(Si3N4)製成。壁220的寬度與處理技術的光刻能力無關，是由於在它的形成中不涉及構圖步驟。
圖5示出了在壁220形成之後的階段，方法的示意性俯視圖。存在至少一個第四層230的島；在圖中，為了說明的目的，示出了三個島。這些第四層的島230由壁220環繞。可以看見的表面的大部分是第二層210。圖5示出了表面如何被分成壁內的區域和壁外的區域。在單個內核的製造中涉及多於一個島，但是對於一個壁，存在內部301和外部302。如果僅存在一個島230，內部301很顯然是島區230。如果要製備的內核需要多於一個島——在最終的分段FET中需要多於兩個垂直部分的情況——在該階段，需要以光刻限定內核的程度，例如圖5中虛線303表示的區域。此時，壁301的內部被限定為虛線303內的區域，壁302的外部被限定為虛線303外部的區域。對於為了保護整個內部301中的第二層210存在多個島的情況，需要澱積第五層的材料240。在示例性實施例中，該第五層240可以與第四層230的材料相同，通常為非晶Si。具有了第五層240位置處的保護，可以蝕刻壁外的第二層210，同時不會影響壁內的第二層210。如果內核需要為不多於兩個的垂直部分，那麼一個島230就以足夠，不需要澱積第五層240，這是由於用於在內部301中產生壁220的第四層230自動地保護了層210。
圖6示出了完成形成體310之後方法的示意性剖面圖。形成體具有通常為氮化矽(Si3N4)的壁220以及通常為SiO2的第二層210，第二層設置在通常為Si的第一層200上。壁220設置在第二層210上，壁具有內部301和外部302。第二層210在外部302中比在內部301中薄。在一個代表性實施例中，通過進行下面的步驟可以由圖4上繪出的狀態得到圖6所示的形成體。蝕刻步驟部分除去了外部302上的SiO2層210。這種蝕刻步驟在本領域中是公知的，為幹蝕刻形式或溼蝕刻形式。如果僅包括一個島，那麼可以將從外部部分除去氧化物310的該蝕刻步驟、與蝕刻壁材料的較早的壁製造步驟組合。接下來，再用標準的方法蝕刻，僅留下第一材料上的氮化矽壁220和SiO2層。該步驟涉及除去非晶Si層230，如果存在，則除去第五層240。除去第五層240通常不是很難，是由於第五層240與第四層230的材料相同，即非晶矽。當完成這兩個蝕刻步驟時，形成體16已形成。
圖7示出了內核15完成之後的示意性剖面圖。內核15由晶體半導體材料200組成，內核15包括FET本體100，本體具有至少一個垂直取向部分11和至少一個水平取向部分12。
由圖6所示的狀態開始，形成體310——內部301中的Si3N4的壁220和較厚的SiO2以及外部302中較薄的SiO2——要轉移到第一層200內。獲得該目的的初始步驟是進行第一蝕刻以從外部302完全除去第二層200，並從內部301部分除去第二層210。示例性實施例中的第一蝕刻為均勻的等離子體蝕刻。通常使用溴基等離子體，例如與小的氧氣流混合的HBr。對於代表性實施例，當第二層210為熱澱積氧化物(TEOS)時，用於第一蝕刻的典型參數為約50-300標準立方釐米每分鐘(SCCM)之間流速的HBr，約0-5SCCM的O2；約200W-350W之間的頂部rf源功率，底部電極(晶片)rf功率約150W-350W之間；壓力約3-6mTorr之間。通過檢測完全除去了外部上的材料以控制處理時間，例如外部302中的發光攝譜(OES)端點遺蹟。第一蝕刻的離子輔助反應離子蝕刻系統確保了外部302中TEOS的蝕刻速率類似或稍快於內部301中TEOS的蝕刻速率。因此，完全除去外部302中的TEOS之後，仍有TEOS層留在內部301中。
接下來，使用第二蝕刻可以完全除去內部301中通常為TEOS的第二層210，並且部分除去了外部302中通常為Si的第一層200。對於代表性實施例，當第二層210為TEOS時，第一層200為Si，等離子體蝕刻的典型參數——第二蝕刻——為約150-300SCCM之間流速的HBr；約150W-350W之間的頂部rf源功率，底部電極(晶片)rf功率約150W-350W之間；壓力約3-6mTorr之間。蝕刻時間為幾秒鐘，通常在約7sec和15sec之間。
接下來，使用第三蝕刻完全除去外部302中通常為Si的第一層200。例如通過外部302中的OES端點軌跡檢測完全除去外部上的材料，再次控制了第三蝕刻的周期。當外部302中的Si 200完全除去時，Si層仍留在內部，這是由於第二蝕刻之後內部301中的Si 200比外部302中的厚。對於一個代表性實施例，當第一層200為Si時，等離子體蝕刻的典型參數——第三蝕刻——為約100-350SCCM之間流速的HBr，以及約0-5SCCM之間的O2；約80W-250W之間的頂部rf源功率，底部電極(晶片)rf功率約10W-100W之間；壓力約5-10mTorr之間。
完成三次蝕刻之後，將形成體310轉移動第一層200內。通常通過溼蝕刻除去剩餘的氮化矽壁220和剩餘的TEOS掩模層210(位於壁下)，得到內核15。各種蝕刻期間，保護了Si3N4壁220下面的第一層200，結果是產生了本體的垂直取向部分。
可選地，除去氮化矽壁220之前，進行第四蝕刻以控制內部301中第一層200的厚度，以便控制本體的水平取向部分的第一厚度22。對於示例性實施例，當第一層200為Si時，對於第四蝕刻的典型參數是約100-350SCCM之間流速的HBr，以及約0-5SCCM之間的O2以及約100-350SCCM的He；約100W-400W之間的頂部rf源功率，底部電極(晶片)rf功率約10W-100W之間；壓力約20-100mTorr之間。
如果需要，進行介紹的蝕刻步驟之後，可以用本領域中公知的標準蝕刻技術除去部分內核。可以是以下情況，例如，如果需要奇數的垂直取向部分，或者偶數的水平取向部分。或者，需要多種複雜的布局形狀，最好通過用不同位置的島製備內核以及蝕刻掉不希望的部分實現。
完成了內核15之後，對分段TFT的進一步處理主要沿建立的FET的工藝線。有以下例外。假定柵電極50的形狀要與多種取向面接合，然而澱積期間需要額外的小心。同樣，如參考圖2所討論的，第三層111澱積在內核15上用於源/漏110。第三層111為通常的Si，通過選擇性外延澱積在內核的Si上。
製備的分段的FET由此將FinFET型器件與全耗盡的平面器件組合在一起。這種組合能對FinFET型器件控制器件的寬度。分段的FET器件為給定的布局面積提高了高的電流驅動。
圖8示出了含有至少一個分段FET的至少一個晶片的處理器的符號圖。這種處理器900具有至少一個晶片901，含有本發明的至少一個分段FET100。這種處理器900可以是受益於分段FET100的任何處理器。這些器件形成了一個或多個晶片901上大批的處理器的一部分。用分段FET器件製造的代表性的實施例為數字處理器，通常可以在計算機的中央處理器群；混合的數字/模擬處理器，顯著受益於分段FET100的高性能的；以及通常的任何通信處理器，例如連接存儲器至處理器的模塊、路由器機、雷達系統、高性能可視電話、遊戲模塊等。
鑑於以上教授本發明可以有許多修改和變形，並且對本領域中的技術人員來說是顯然的。本發明的範圍由附帶的權利要求書限定。
權利要求
1.一種場效應器件的製備方法，包括以下步驟提供晶體半導體材料的第一層，其中所述第一層設置在絕緣體層上；製備壁和第二層的形成體，其中所述第二層設置在所述第一層上，所述壁設置在所述第二層上，其中所述壁具有內部和外部；以及將所述形成體轉移到所述第一層內產生由所述晶體半導體材料組成的內核，所述內核包括所述場效應器件的本體，所述本體具有至少一個垂直取向部分和至少一個水平取向部分。
2.根據權利要求1的方法，還包括將柵電極與所述至少一個垂直取向部分和所述至少一個水平取向部分接合的步驟。
3.根據權利要求1的方法，還包括將第三層澱積在部分所述內核上的步驟，其中所述部分包括所述場效應器件的源/漏區。
4.根據權利要求3的方法，還包括選擇由所述晶體半導體材料組成的所述第三層，並選擇通過選擇性外延進行的所述澱積的步驟。
5.根據權利要求1的方法，還包括將所述晶體半導體材料選擇為Si基材料的步驟。
6.根據權利要求5的方法，還包括將所述Si基材料選擇為實質上是Si的步驟。
7.根據權利要求1的方法，還包括選擇所述絕緣層為設置在Si晶片上的埋置的SiO2層的步驟。
8.根據權利要求1的方法，還包括將所述第二層選擇為SiO2層，將所述壁選擇為Si3N4的步驟。
9.根據權利要求8的方法，還包括以下步驟在所述SiO2層的頂部澱積和構圖第四層；在所述第四層的所述圖形周圍形成所述Si3N4壁；蝕刻，從而部分除去所述外部中的所述SiO2層；以及蝕刻，從而僅留下所述第一材料上的所述Si3N4壁和所述SiO2層，由此製備了所述形成體。
10.根據權利要求9的方法，還包括將所述第四層選擇為非晶Si層的步驟。
11.根據權利要求9的方法，還包括在所述內部設置第五材料層以保護所述SiO2層的步驟。
12.根據權利要求1的方法，還包括以下步驟使用第一蝕刻除去所述外部中的所述第二層；使用第二蝕刻除去所述內部中的所述第二層，並部分除去所述外部中的所述第一層；以及使用第三蝕刻除去所述外部中的所述第一層，由此轉移了所述形成體。
13.根據權利要求12的方法，還包括使用第四蝕刻減少所述內部的所述第一層的厚度的步驟。
14.根據權利要求12的方法，還包括將所述第二層選擇為SiO2層，將所述壁選擇為由Si3N4製成，選擇所述晶體半導體材料實質上為Si的步驟。
全文摘要
公開了一種場效應器件的製備方法，包括以下步驟提供晶體半導體材料的第一層，其中所述第一層設置在絕緣體層上；製備壁和第二層的形成體，其中所述第二層設置在所述第一層上，所述壁設置在所述第二層上，其中所述壁具有內部和外部；以及將所述形成體轉移到所述第一層內產生由所述晶體半導體材料組成的內核，所述內核包括所述場效應器件的本體，所述本體具有至少一個垂直取向部分和至少一個水平取向部分。
文檔編號H01L21/335GK101079381SQ200710109200
公開日2007年11月28日 申請日期2004年11月2日 優先權日2003年12月10日
發明者張郢, 布魯斯·B·多麗絲, 託馬斯·薩弗隆·卡納斯克, 楊美基, 賈庫布·塔德尤斯·科德澤爾斯基 申請人:國際商業機器公司