鍺和iii-v混合共平面的半導體結構及其製備方法

2023-12-02 11:11:26

專利名稱：鍺和iii-v混合共平面的半導體結構及其製備方法
技術領域：
本發明涉及半導體製造領域，更具體地說，本發明涉及一種共平面異質集成半導體結構，尤其涉及一種體矽襯底上鍺和III-V族半導體材料共平面異質集成襯底材料，以及根據該半導體結構製備製造而成的高性能CMOS器件。
背景技術：
隨著半導體技術的發展，特別是當器件特徵尺寸進入22nm及以下節點技術時，需要採用高遷移率的半導體材料，如Ge (鍺)、III-V族半導體材料等。Ge具有高的電子遷移率和空穴遷移率，但受限於器件工藝因素(Ge的η型摻雜和η型歐姆接觸等)，Ge的NMOS (N型金屬氧化物半導體)性能一直不理想。然而諸如GaAS之類的III-V族半導體材料具有高電子遷移率，可以製造高性能的NMOS器件。 根據國家半導體路線(ITRS)，需要研製在絕緣襯底或矽基體上同時具有III-V族材料和Ge材料的異質集成高遷移率的半導體襯底材料，以保證集成電路技術繼續沿著或超過摩爾定律持續發展。同時，研製在絕緣襯底或矽基體上同時具有III-V族材料和Ge材料的異質集成高遷移率的半導體襯底材料，也可以為實現單片集成的光電集成晶片、MEMS等多種功能晶片的集成化提供高性能的襯底材料。但是，目前還沒有可行的鍺和III-V族半導體材料混合共平面的矽基體襯底結構上實現高性能CMOS器件的CMOS器件製造方法。其中，所謂III-V族(化合物)半導體材料指的是元素周期表中III族元素(例如B，Al，Ga，In)和V族元素(例如N，P，As，Sb)所形成的化合物。因此，希望提出一種體矽襯底上鍺和III-V族半導體材料混合共平面的異質集成襯底及其結構的製備方法，並在其上實現高性能CMOS器件。

發明內容
因此，本發明的一個目的就是提供一種體矽襯底上鍺和III-V族半導體材料混合共平面的異質集成襯底及其結構的製備方法、以及根據該襯底及其結構製成的高性能CMOS器件。根據本發明第一方面，提供了一種體矽襯底上鍺和III-V族半導體材料混合共平面的異質集成半導體結構，尤其是一種體矽襯底上鍺和III-V族半導體材料混合共平面的異質集成襯底材料及其製備方法。在根據本發明的體矽襯底上鍺和III-V族半導體材料共平面異質集成的半導體襯底材料中，設有矽支撐襯底，鍺半導體層，III-V族半導體材料層，以及鍺和III-V族半導體材料之間的隔離介質材料；所述鍺半導體層位於矽支撐襯底上，III-V族半導體材料層位於部分鍺半導體層之上，頂部與其橫向相鄰的鍺半導體層共平面，鍺和III-V族半導體材料之間的隔離介質材料位於體矽襯底之上，其橫向結構為兩側分別連接鍺半導體層和III-V族半導體材料。
根據本發明的半導體結構包括根據本發明的上述襯底材料，其中，至少包括二種器件，其中，至少器件之一位於鍺半導體層上，而另一器件位於III-V族半導體材料層上。根據本發明的製備方法包括製備體矽襯底上的鍺半導體層；在所述鍺半導體層上製備III-V族半導體材料層；進行第一次光刻，將圖 形化窗口刻蝕至鍺層以便形成凹槽；在所述凹槽中製備側牆；採用選擇性外延製備鍺薄膜；進行化學機械研磨以獲得鍺和III-V族半導體材料共平面的異質集成半導體結構；去除側牆及緊靠側牆處的缺陷鍺層部分；實現鍺和III-V族半導體材料之間的隔離；通過形成MOS結構來製備鍺溝道PMOS和III-V溝道NM0S。從而，根據本發明的體矽襯底上鍺和III-V族半導體材料混合共平面的異質集成半導體結構的製備方法在鍺和III-V族半導體材料混合共平面的娃基體襯底結構上實現了高性能的CMOS器件。優選地，在上述體矽襯底上鍺和III-V族半導體材料混合共平面的異質集成半導體結構的製備方法中，所述III-V族半導體材料層包括GaAs、或AlAs、或AlGaAs、InGaAs等材料。優選地，在上述體矽襯底上鍺和III-V族半導體材料混合共平面的異質集成半導體結構的製備方法中，所述側牆是二氧化矽側牆或氮化矽側牆。優選地，在上述體矽襯底上鍺和III-V族半導體材料混合共平面的異質集成半導體結構的製備方法中，所述製備體矽襯底上的鍺半導體層的步驟包括採用外延或鍵合技術在體矽襯底上生長鍺半導體層。優選地，在上述體矽襯底上鍺和III-V族半導體材料混合共平面的異質集成半導體結構的製備方法中，所述在鍺半導體層上製備III-V族半導體材料層的步驟採用外延或鍵合技術。優選地，在上述體矽襯底上鍺和III-V族半導體材料混合共平面的異質集成半導體結構的製備方法中，所述去除側牆及緊靠側牆處的缺陷鍺層部分的步驟採用淺槽隔離技術。進一步優選地，在所述淺槽隔離技術中進行了第二次光刻。優選地，在上述體矽襯底上鍺和III-V族半導體材料混合共平面的異質集成半導體結構的製備方法中，所述實現鍺和III-V族半導體材料之間的隔離的步驟採用二氧化矽來實現鍺和III-V族半導體材料之間的隔離。進一步優選地，所述二氧化矽沉積是通過高密度等離子體沉積技術實現。根據本發明的第二方面，提供了一種根據本發明第一方面所述的體矽襯底上鍺和III-V族半導體材料混合共平面的異質集成半導體結構的製備方法製成的高性能CMOS器件。由於採用了根據本發明第一方面所述的體矽襯底上鍺和III-V族半導體材料混合共平面的異質集成半導體結構的製備方法，因此，本領域技術人員可以理解的是，根據本發明第二方面的CMOS器件同樣能夠實現根據本發明的第一方面的體矽襯底上鍺和III-V族半導體材料混合共平面的異質集成半導體結構的製備方法所能實現的有益技術效果。


結合附圖，並通過參考下面的詳細描述，將會更容易地對本發明有更完整的理解並且更容易地理解其伴隨的優點和特徵，其中
圖I是根據本發明實施例的CMOS器件製造方法的流程圖。圖2是圖I所示的第一步驟SO之後得到的半導體結構示意圖。圖3是圖I所示的第二步驟SI之後得到的半導體結構示意圖。圖4是圖I所示的第三步驟S2之後得到的半導體結構示意圖。圖5是圖I所示的第四步驟S3之後得到的半導體結構示意圖。圖6是圖I所示的第五步驟S4之後得到的半導體結構示意圖。圖7是圖I所示的第六步驟S5之後得到的半導體結構示意圖。

圖8是圖I所示的第七步驟S6之後得到的半導體結構示意圖。圖9是圖I所示的第八步驟S7之後得到的半導體結構示意圖。圖10是圖I所示的第九步驟S8之後得到的半導體結構示意圖。需要說明的是，附圖用於說明本發明，而非限制本發明。注意，表示結構的附圖可能並非按比例繪製。並且，附圖中，相同或者類似的元件標有相同或者類似的標號。
具體實施例方式為了使本發明的內容更加清楚和易懂，下面結合具體實施例和附圖對本發明的內容進行詳細描述。圖I是根據本發明實施例的體矽襯底上鍺和III-V族半導體材料混合共平面的異質集成半導體結構的製備方法的流程圖。如圖I所示，根據本發明實施例的體矽襯底上鍺和III-V族半導體材料混合共平面的異質集成半導體結構的製備方法包括如下步驟第一步驟S0，用於製備體矽襯底sub上的鍺半導體層；更具體地說，該製備體矽襯底SUb上的鍺半導體層的步驟例如可以包括採用外延或鍵合技術在體矽襯底SUb上形成鍺半導體層G。圖2是圖I所示的第一步驟SO之後得到的半導體結構示意圖。第二步驟SI，用於在鍺半導體層上製備III-V族半導體材料層X ;圖3是圖I所示的第二步驟Si之後得到的半導體結構示意圖。優選地，在鍺半導體層上製備III-V族半導體材料層X的步驟採用的是外延技術或鍵合技術。需要說明的是，此處所謂III-V族半導體材料指的是元素周期表中III族元素(例如B，Al, Ga, In)和V族元素(例如N，P, As, Sb)所形成的化合物半導體材料。並且，優選地，在一個具體示例中，該III-V族半導體材料層X中的III-V族半導體材料包括但不限於GaAs、或AlAs、或AlGaAs、InGaAs。並且，在上述III-V族半導體材料採用GaAs、或AlAs、或AlGaAs、InGaAs的情況下,最終所得到的CMOS器件性能最佳。第三步驟S2，用於進行第一次光刻，將圖形化窗口刻蝕至鍺層以便形成凹槽；SP，第一次光刻以鍺層G作為阻止層，其不對鍺層G進行光刻。圖4是圖I所示的第三步驟S2之後得到的半導體結構示意圖。第四步驟S3，用於在所述凹槽中製備側牆S。圖5是圖I所示的第四步驟S3之後得到的半導體結構示意圖。優選地，在一個具體示例中，所述側牆S是二氧化矽側牆或氮化矽側牆。第五步驟S4，用於採用選擇性外延製備鍺薄膜G。圖6是圖I所示的第五步驟S4之後得到的半導體結構示意圖。
第六步驟S5，用於進行化學機械研磨(CMP)以獲得鍺和III-V族半導體材料共平面的異質集成半導體結構。圖7是圖I所示的第六步驟S5之後得到的半導體結構示意圖。第七步驟S6，用於去除側牆及緊靠側牆處的缺陷鍺層部分。圖8是圖I所示的第七步驟S6之後得到的半導體結構示意圖。優選地，在一個具體示例中，去除側牆及緊靠側牆處的缺陷鍺層部分的步驟採用淺槽隔離技術。進一步優選地，在所述淺槽隔離技術中進行了第二次光刻。需要說明的是，該第七步驟S6實際上在體矽襯底sub上形成了小溝槽，也就是以體矽襯底SUb為底部的開口結構。第八步驟S7，用於實現鍺和III-V族半導體材料之間的隔離Y。圖9是圖I所示的第八步驟S7之後得到的半導體結構示意圖。優選地，在一個具體示例中，實現鍺和III-V族半導體材料之間的隔離Y的步驟採用二氧化矽作為隔離物Y來實現鍺和III-V族半導體
材料之間的隔離。進一步優選地，所述二氧化矽是通過高密度等離子沉積的。第九步驟S8，用於通過形成MOS結構GT來製備鍺溝道PMOS和III-V溝道NM0S。形成MOS結構GT的方法可以採用本領域公知的任何適當的方法，本發明並不對形成MOS結構GT的具體方法或步驟進行限定。並且，附圖10中示出了三個MOS結構GT，但是三個MOS結構GT僅僅用於示例，其並不用於對本發明的MOS結構GT的數量和位置間隔進行具體限定。圖10是圖I所示的第九步驟S8之後得到的半導體結構示意圖。由此可以看出，通過步驟SO至步驟S8，根據本發明實施例的製備方法在鍺和III-V族半導體材料混合共平面的矽基體襯底結構上實現了高性能的CMOS器件。並且，上述體矽襯底上鍺和III-V族半導體材料混合共平面的異質集成半導體結構的製備方法尤其適用於當器件特徵尺寸進入22nm及以下節點技術時製造CMOS器件。在器件特徵尺寸進入22nm及以下節點技術時,通過上述體娃襯底上鍺和III-V族半導體材料混合共平面的異質集成半導體結構的製備方法製成的CMOS器件尤其優於現有技術的CMOS器件製造方法所製成的CMOS器件。根據本發明的另一實施例，本發明還涉及根據圖I所示的體矽襯底上鍺和III-V族半導體材料混合共平面的異質集成半導體結構的製備方法的流程製成的CMOS器件，例如一個如圖9所示的布置在鍺和III-V族半導體材料混合共平面的矽基體襯底結構上的CMOS器件。可以理解的是，雖然本發明已以較佳實施例披露如上，然而上述實施例並非用以限定本發明。對於任何熟悉本領域的技術人員而言，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。
權利要求
1.一種體矽襯底上鍺和III-V族半導體材料共平面異質集成的半導體襯底材料，其特徵在於設有矽支撐襯底，鍺半導體層，III-V族半導體材料層，以及鍺和III-V族半導體材料之間的隔離介質材料； 所述鍺半導體層位於矽支撐襯底上，III-V族半導體材料層位於部分鍺半導體層之上，頂部與其橫向相鄰的鍺半導體層共平面，鍺和III-V族半導體材料之間的隔離介質材料位於體矽襯底之上，其橫向結構為兩側分別連接鍺半導體層和III-V族半導體材料。
2.—種半導體結構，其包括根據權利要求I所述襯底材料，其特徵在於至少包括二種器件，其中，至少器件之一位於鍺半導體層上，而另一器件位於III-V族半導體材料層上。
3.根據權利要求2所述的半導體結構，其特徵在於，鍺半導體上的器件為NMOS，III-V族半導體材料層上器件為PMOS。
4.根據權利要求2或3所述的半導體結構，其特徵在於，用於NMOS器件的鍺半導體層為暴露於表面的鍺半導體層部分。
5.一種根據權利要求I所述襯底材料或權利要求2所述半導體結構的製備方法，其特徵在於其具體步驟為 (1)製備體矽襯底上的鍺半導體層； (2)在鍺半導體層結構上製備III-V族半導體材料層； (3)進行第一次光刻，將圖形化窗口刻蝕至鍺層以便形成凹槽； (4)在所述凹槽中製備側牆； (5)採用選擇性外延製備鍺薄膜； (6)進行化學機械研磨以獲得鍺和III-V族半導體材料共平面的異質集成半導體結構； (7)去除側牆及緊靠側牆處的缺陷鍺層部分； (8)實現鍺和III-V族半導體材料之間的隔離； (9)通過形成柵極結構來製備鍺溝道PMOS和III-V溝道NMOS。
6.根據權利要求I所述襯底材料或權利3所述的製備方法，其特徵在於，所述III-V族半導體材料包括GaAs、或AlAs、或AlGaAs、InGaAs等。
7.根據權利要求I所述襯底材料或權利要求5所述的製備方法，其特徵在於，所述III-V族半導體材料形成於鍺半導體之上。
8.根據權利要求I所述襯底材料或權利要求5所述的製備方法，其特徵在於，所述側牆是二氧化矽側牆或氮化矽側牆。
9.根據權利要求I所述襯底材料或權利要求5所述的製備方法，其特徵在於，所述製備體矽襯底上的鍺半導體層的步驟包括採用外延或鍵合技術在體矽襯底上生長鍺半導體層。
10.根據權利要求I所述襯底材料或權利要求5所述的製備方法，其特徵在於，所述在所述鍺半導體層上製備III-V族半導體材料層的步驟採用外延或鍵合技術。
11.根據權利要求I所述襯底材料或權利要求5所述的製備方法，其特徵在於，所述去除側牆及緊靠側牆處的缺陷鍺層部分的步驟採用淺槽隔離技術。
12.根據權利要求I所述襯底材料或權利要求5所述的製備方法，其特徵在於，所述實現鍺和III-V族半導體材料之間的隔離的步驟採用二氧化矽來實現鍺和III-V族半導體材料 之間的隔離。
全文摘要
本發明提供了一種鍺和Ⅲ-V混合共平面的半導體結構及其製備方法。鍺和Ⅲ-V族半導體材料共平面異質集成的半導體結構包含至少一個形成在體矽襯底上的鍺襯底，而另一襯底是被形成在鍺半導體上的Ⅲ-V族半導體材料。的製備方法包括製備體矽襯底上的鍺半導體層；在鍺半導體層上製備Ⅲ-V族半導體材料層；進行第一次光刻，將圖形化窗口刻蝕至鍺層以形成凹槽；在所述凹槽中製備側牆；採用選擇性外延製備鍺薄膜；進行化學機械研磨以獲得鍺和Ⅲ-V族半導體材料共平面的異質集成半導體結構；去除側牆及緊靠側牆處的缺陷鍺層部分；實現鍺和Ⅲ-V族半導體材料之間的隔離；通過形成MOS結構來製備包含鍺溝道PMOS和Ⅲ-V溝道NMOS的高性能CMOS器件。
文檔編號H01L21/336GK102790054SQ20111012639
公開日2012年11月21日 申請日期2011年5月16日 優先權日2011年5月16日
發明者卞劍濤, 張苗, 狄增峰, 王曦 申請人:中國科學院上海微系統與信息技術研究所