一種基於fpga的pwm發生器的製作方法

2023-12-05 14:36:26 2

專利名稱：一種基於fpga的pwm發生器的製作方法
技術領域：
本發明屬於信號調製技術領域，具體涉及一種基於FPGA的PWM發生器。
背景技術：
作為一種應用日趨廣泛的可編程硬體FPGA(現場可編程門陣列)，其使得控制系統中軟體和硬體的界限變得模糊。利用FPGA進行電路設計時，可以很容易地採用軟體編程修改硬體電路，實現了硬體的可重複設計和修改，大大降低了直接使用硬體進行設計的成本。在電力電子系統的控制系統設計中，FPGA的應用也得到越來越多的關注。在大功率電力電子系統中，由於電壓和電流等級對器件的限制，往往採用並聯、級聯、多電平等形式來使電力電子電路達到足夠的功率等級，因此控制系統需要產生多路的PWM(脈寬調製)控制信號對電力電子電路中的開關器件進行控制，系統越複雜運算量越大，常規的數字控制晶片性能往往難以滿足要求。而相比之下，FPGA具有如下特點:(I)支持並行與流水結構，適合結構性好，數據量大的算法；(2)內嵌硬體乘法計算模塊，運行速度快；(3)具有非常好的靈活性，接口配置簡單。這使得FPGA在PWM信號產生上具有很大的優勢，使用FPGA開發適用於大功率電力電子系統的多路PWM發生器具有現實意義。常見的基於數字處理器的PWM發生器實現方式分為對稱規則PWM和非對稱規則PWM兩種，根據系統採樣頻率與開關頻率的關係來確定使用何種實現方式。若系統採樣頻率和開關頻率相等，則採用對稱規則PWM，在一個載波周期中調製波的值更新一次；而若系統採樣頻率是開關頻率的兩倍，則採用非對稱規則PWM，在一個載波周期中調製波的值更新兩次。對於實際控制系統，從信號採樣到計算出該周期的調製信號需要一定的延時，因此，限制了系統最大佔空比。為使PWM調製正確實現，可將本周期計算的控制量推遲到下一個採樣周期進行比較，即數字控制系統的滯後一拍控制，這是目前實際系統中較普遍的應用方式。李春鵬等人在標題為數字控制對併網逆變系統穩定性和動態性能的影響(電力自動化設備，2012 (3):第23-27頁)的文獻中詳細分析了引入數字控制延時對系統的影響，但在使用FPGA進行PWM開關信號發生器設計時，由於載波與調製波沒有確定的時鐘關係，導致滯後一拍控制無法實現，而採樣與計算延遲仍然存在，同時還有可能出現佔空比混亂的問題，所以基於FPGA的PWM發生器在設計時需要解決數字控制延時所帶來的問題。

發明內容
針對現有技術所存在的上述技術問題，本發明提供了一種基於FPGA的PWM發生器，能夠解決多路PWM信號產生運算量大、數字控制存在延時影響控制精度的問題。一種基於FPGA的PWM發生器，包括FPGA ;所述的FPGA中加載有以下功能單元:解碼接口單元，用於接收上位機提供的一組調製信號串和η個地址信號，並利用所述的地址信號對調製信號串進行解碼，輸出η路調製信號；η為大於O的自然數；
三角載波發生單元，用於生成三角載波信號；η個PWM信號生成單元，所述的PWM信號生成單元用於接收對應的調製信號，使調製信號與三角載波信號進行延時比較後生成PWM驅動信號Ρ1，並對PWM驅動信號Pl進行反相處理後施加死區，得到PWM驅動信號Ρ2。所述的PWM信號生成單元使調製信號與三角載波信號進行延時比較的具體實現方式為:首先，通過延時使調製信號的每個階躍沿與三角載波信號的波峰或波谷對準，所述的階躍沿包括上升沿和下降沿；然後，使延時後的調製信號與三角載波信號進行比較並根據以下關係式生成PWM驅動信號Pl:
權利要求
1.一種基於FPGA的PWM發生器，其特徵在於:包括FPGA ;所述的FPGA中加載有以下功能單元: 解碼接口單元，用於接收上位機提供的一組調製信號串和η個地址信號，並利用所述的地址信號對調製信號串進行解碼，輸出η路調製信號；η為大於O的自然數； 三角載波發生單元，用於生成三角載波信號； η個PWM信號生成單元，所述的PWM信號生成單元用於接收對應的調製信號，使調製信號與三角載波信號進行延時比較後生成PWM驅動信號Pl，並對PWM驅動信號Pl進行反相處理後施加死區，得到PWM驅動信號Ρ2。
2.根據權利要求1所述的PWM發生器，其特徵在於:所述的PWM信號生成單元使調製信號與三角載波信號進行延時比較的具體實現方式為:首先，通過延時使調製信號的每個階躍沿與三角載波信號的波峰或波谷對準，所述的階躍沿包括上升沿和下降沿；然後，使延時後的調製信號與三角載波信號進行比較並根據以下關係式生成PWM驅動信號Pl:
3.根據權利要求1所述的PWM發生器，其特徵在於:所述的FPGA中還加載有PWM信號控制單元，其用於控制PWM驅動信號Pl P2的輸出。
4.根據權利要求1所述的PWM發生器，其特徵在於:所述的三角載波發生單元由兩個加法器Jl J2、兩個量值比較器BTl BT2、三個選擇器SI S3和兩個D觸發器Dl D2組成；其中，加法器Jl的第一輸入端與加法器J2的第一輸入端和D觸發器D2的Q輸出端相連，D觸發器D2的Q輸出端輸出三角載波信號，加法器Jl的第二輸入端接收常量I，加法器J2的第二輸入端接收常量-1，加法器Jl的輸出端與選擇器SI的第一輸入端相連,加法器J2的輸出端與選擇器SI的第二輸入端相連，選擇器SI的控制端與選擇器S2的第一輸入端和D觸發器Dl的Q輸出端相連，選擇器SI的輸出端與D觸發器D2的D輸入端、量值比較器BTl的第二輸入端和量值比較器BT2的第一輸入端相連,選擇器S2的第二輸入端接收常量1，選擇器S2的控制端與量值比較器BTl的輸出端相連，選擇器S2的輸出端與選擇器S3的第一輸入端相連，選擇器S3的第二輸入端接收常量0，選擇器S3的控制端與量值比較器BT2的輸出端相連，選擇器S3的輸出端與D觸發器Dl的D輸入端相連，量值比較器BTl的第一輸入端接收給定的載波幅值參數，量值比較器BT2的第二輸入端接收常量0，D觸發器Dl的時鐘端與D觸發器D2的時鐘端相連並接收FPGA的全局時鐘。
5.根據權利要求1所述的PWM發生器，其特徵在於:所述的PWM信號生成單元由一加法器J3、兩個量值比較器BT3 BT4、兩個或門ORl 0R2、四個等值比較器BEl BE4、一反相器INV和四個D觸發器D3 D6組成；其中，等值比較器BEl的第一輸入端與等值比較器BE2的第一輸入端、等值比較器BE3的第一輸入端、等值比較器BE4的第一輸入端、量值比較器BT3的第二輸入端和量值比較器BT4的第二輸入端相連並接收三角載波信號，等值比較器BEl的第二輸入端與等值比較器BE3的第二輸入端相連並接收給定的載波幅值參數，等值比較器BE2的第二輸入端接收常量0，等值比較器BEl的輸出端與或門ORl的第一輸入端相連，等值比較器BE2的輸出端與或門ORl的第二輸入端相連，或門ORl的輸出端與D觸發器D3的使能端相連，D觸發器D3的D輸入端與D觸發器D4的D輸入端相連並接收調製信號，D觸發器D3的Q輸出端與等值比較器BE3的第一輸入端相連，等值比較器BE3的輸出端與反相器INV的輸入端相連，反相器INV的輸出端與D觸發器D5的D輸入端相連，D觸發器D5的Q輸出端輸出PWM驅動信號Pl，等值比較器BE4的第二輸入端接收常量0，等值比較器BE3的輸出端與或門0R2的第一輸入端相連，等值比較器BE4的輸出端與或門0R2的第二輸入端相連，或門0R2的輸出端與D觸發器D4的使能端相連，D觸發器D4的Q輸出端與加法器J3的第一輸入端相連，加法器J3的第二輸入端接收給定的死區因子參數，加法器J3的輸出端與量值比較器BT4的第一輸入端相連,量值比較器BT4的輸出端與D觸發器D6的D輸入端相連，D觸發器D6的Q輸出端輸出PWM驅動信號P2，D觸發器D3的時鐘端與D觸發器D4的時鐘端、D觸發器D5的時鐘端和D觸發器D6的時鐘端相連並接收FPGA的全局時 鍾。
全文摘要
本發明公開了一種基於FPGA的PWM發生器，包括FPGA；FPGA中加載有解碼接口單元、三角載波發生單元和n個PWM信號生成單元。本發明結合FPGA硬體程式語言和FPGA電路設計軟體工具，就可實現此種新型PWM信號發生器，可以很好的解決大功率電力電子系統中的多路PWM信號產生運算量大，數字控制存在延時影響控制精度的問題；且載波頻率、死區時間、使能信號均可以依照系統的需要進行設計，應用範圍廣泛且可靈活應用於各種各樣的場合；同時，應用於其它PWM信號發生電路中，也同樣具有可靠性高、降低了硬體設計成本、抗幹擾能力強等諸多優點。
文檔編號H03K7/08GK103178815SQ201310118488
公開日2013年6月26日 申請日期2013年4月8日 優先權日2013年4月8日
發明者陳國柱, 王冕, 賀超, 田野 申請人:浙江大學, 聖航科技股份有限公司