電容性負載驅動電路和具有該電路的等離子顯示裝置的製作方法
2024-02-13 22:29:15 1
專利名稱：電容性負載驅動電路和具有該電路的等離子顯示裝置的製作方法
技術領域：
本發明涉及一種電容性負載驅動電路和一種等離子顯示裝置，特別是涉及一種用於驅動電容性負載如等離子顯示器(PDPs)中象素的電容性負載驅動電路及一種等離子顯示裝置。
背景技術：
近年來，等離子顯示裝置作為薄的顯示裝置已經被商業實施。在用於驅動電容性負載如等離子顯示器中象素的電容性負載驅動電路中，如果由延遲電路調整延遲時間，保持(sustain)脈衝的脈衝寬度就可能會引起變化。例如，如果保持脈衝的脈衝寬度增加，可以導致時間冗餘度(margin)的減少和一種異常電流的出現等。
另一方面，如果保持脈衝的脈衝寬度降低，在保持電壓的上升和下降波形上可能會疊加有噪聲，從而減少等離子顯示裝置的操作餘地(margin)，並導致屏幕閃爍的發生。
因此需要提供一種電容性負載驅動電路，該電路能夠通過減少在由延遲電路調整延遲時間時所發生的輸出脈衝寬度的變化，向每個電容性負載提供適當的輸出電壓。同時也需要提供一種等離子顯示裝置，能夠提供具有驅動電壓的等離子顯示器，可以解除例如時間冗餘度的減少、異常電流的出現、噪聲的疊加等問題。
現有技術和它相關的問題下面將參考相關附圖詳細描述。
發明內容
本發明一個目的是提供一種電容性負載驅動電路，能夠通過減少在由延遲電路調整延遲時間時所發生的輸出脈衝寬度的變化，向每個電容性負載提供適當的輸出電壓。本發明另一個目的是提供一種等離子顯示裝置，能夠提供具有驅動電壓的等離子顯示器，可以解除如時間冗餘量的減少、異常電流的出現、噪聲的疊加等問題。
根據本發明，提供一種電容性負載驅動電路，包括一輸入端子；一前沿延遲電路，用於延遲經過輸入端子輸入的輸入信號的前沿；一後沿延遲電路，用於延遲輸入信號的後沿；一放大電路，用於放大通過前沿延遲電路和後沿延遲電路所得到的驅動控制信號；以及由放大電路驅動的輸出開關器件。
進一步，根據本發明，提供一種等離子顯示裝置，包括多個X電極；多個Y電極，該Y電極基本上與多個X電極平行排列，並且在多個Y電極和多個X電極之間產生放電；向多個X電極施加放電電壓的X-電極驅動電路；以及向多個Y電極施加放電電壓的Y-電極驅動電路，其中X-電極驅動電路或者Y-電極驅動電路採用電容性負載驅動電路構成，其中該電容性負載驅動電路包括一輸入端子；一前沿延遲電路，用於延遲經過輸入端子輸入的輸入信號的前沿；一後沿延遲電路，用於延遲輸入信號的後沿；一放大電路，用於放大通過前沿延遲電路和後沿延遲電路得到的驅動控制信號；以及由放大電路驅動的輸出開關器件。
前沿延遲電路可以是一個上升沿延遲電路，用於延遲輸入信號的上升沿；後沿延遲電路可以是一個下降沿延遲電路，用於延遲輸入信號的下降沿。輸入信號可以是正極脈衝信號。
前沿延遲電路可以是一個下降沿延遲電路，用於延遲輸入信號的下降沿；後沿延遲電路可以是一個上升沿延遲電路，用於延遲輸入信號的上升沿。輸入信號可以是負極脈衝信號。
上升沿延遲電路可以包含電容性元件以及電阻性元件和開關元件的並聯電路，其中當輸入信號上升時，電容性元件可以通過電阻性元件而被充電，並且當輸入信號下降時，電容性元件可以通過開關元件放電。上升沿延遲電路中的開關元件可以是一個二極體。上升沿延遲電路的延遲時間可以通過改變電阻性元件的電阻值而調整。上升沿延遲電路的延遲時間可以通過改變電容性元件的電容值而調整。
下降沿延遲電路可以包括電容性元件以及電阻性元件和開關元件的並聯電路，其中當輸入信號下降時，電容性元件可以通過電阻性元件而被充電，並且當輸入信號上升時，電容性元件可以通過開關元件放電。下降沿延遲電路中的開關元件可以是一個二極體。下降沿延遲電路的延遲時間可以通過改變電阻性元件的電阻值而調整。下降沿延遲電路的延遲時間可以通過改變電容性元件的電容值而調整。
前沿延遲電路可以是一個由輸入信號的前沿觸發的第一單穩態多諧振蕩器；後沿延遲電路可以是一個由輸入信號的後沿觸發的第二單穩態多諧振蕩器，其中驅動控制信號可以由第一單穩態多諧振蕩器的輸出信號和第二單穩態多諧振蕩器的輸出信號合併產生。
前沿延遲電路可以包括第一電容性元件以及具有第一電阻性元件和第一開關元件的第一串聯電路；後沿延遲電路可以包括第二電容性元件以及具有第二電阻性元件和第二開關元件的第二串聯電路，並且其中第一串聯電路和第二串聯電路可以並聯連接。第一電容性元件和第二電容性元件可以作為一個公共電容性元件一起構成。輸入信號的前沿延遲時間可以通過改變第一電阻性元件的電阻值而調整，輸入信號的後沿延遲時間可以通過改變第二電阻性元件的電阻值而調整。第一開關元件和第二開關元件可以是二極體。
前沿延遲電路可以包括第一電阻性元件和第一電容性元件；後沿延遲電路可以包括第二電容性元件以及具有第二電阻性元件和開關元件的串聯電路，其中第一電阻性元件和串聯電路可以並聯連接。第一電容性元件和第二電容性元件可以作為一個公共電容性元件一起構成。輸入信號的前沿延遲時間可以通過改變第一電阻性元件的電阻值而調整，而輸入信號的後沿延遲時間可以通過改變第二電阻性元件的電阻值而調整。輸入信號的前沿延遲時間可以通過改變第一電阻性元件電阻值而調整，其後，輸入信號的後沿延遲時間可以通過改變第二電阻性元件電阻性而被調整。開關元件可以是一個二極體。
前沿延遲電路可以包括第一計數器，該計數器從輸入信號的前沿開始計數時鐘信號；後沿延遲電路可以包括第二計數器，該計數器從輸入信號的後沿開始計數時鐘信號，其中前沿的延遲時間可以通過改變第一計數器的計數值而調整，後沿的延遲時間可以通過改變第二計數器的計數值而調整。第一計數器和第二計數器可以在相同的半導體集成電路中形成。
根據本發明，還提供一種電容性負載驅動電路，包括一輸入端子；一前沿延遲電路，用於延遲通過該輸入端子輸入的輸入信號的前沿；脈衝寬度調整電路，用於從通過前沿延遲電路得到的延遲信號產生具有規定脈衝寬度的驅動控制信號；一放大電路，用於放大該驅動控制信號；以及由放大電路驅動的輸出開關器件。
另外，根據本發明，提供一種等離子顯示裝置，包括多個X電極；多個Y電極，這些Y電極排列為基本上與多個X電極平行，並且在多個Y電極和多個X電極之間產生放電；向多個X電極施加放電電壓的X-電極驅動電路；以及向多個Y電極施加放電電壓的Y-電極驅動電路，其中X-電極驅動電路或者Y-電極驅動電路採用電容性負載驅動電路構成，其中該電容性負載驅動電路包括一輸入端子；一前沿延遲電路，用於延遲經過輸入端子輸入的輸入信號的前沿；一脈衝寬度調整電路，用於從通過前沿延遲電路得到的延遲信號產生具有規定脈衝寬度的驅動控制信號；一放大電路，用於放大驅動控制信號；以及由放大電路驅動的輸出開關器件。
前沿延遲電路可以包括一電阻性元件和一電容性元件；脈衝寬度調整電路可以是一個單穩態多諧振蕩器。輸入信號的延遲時間可以通過改變前沿延遲電路中的電阻性元件的電阻值而調整。輸入信號的延遲時間可以通過改變前沿延遲電路中的電容性元件的電容值而調整。驅動控制信號的脈衝寬度可以通過改變單穩態多諧振蕩器的時間常數等值而調整。
前沿延遲電路可以是用於計數時鐘信號的第一計數器；脈衝寬度調整電路可以是計數該時鐘信號的第二計數器，其中輸入信號的延遲時間可以通過改變第一計數器的計數值而調整，驅動控制信號的脈衝寬度可以通過改變第二計數器的計數值而調整。
前沿延遲電路可以是一個上升沿延遲電路，用於延遲輸入信號的上升沿；脈衝寬度調整電路可以是單穩態多諧振蕩器。輸入信號可以是正極脈衝信號。前沿延遲電路可以是用於延遲輸入信號下降沿的下降沿延遲電路；脈衝寬度調整電路可以是單穩態多諧振蕩器。輸入信號可以是負極脈衝信號。
電容性負載驅動電路可以包括第一和第二電容性負載驅動電路；在第一電容性負載驅動電路中的第一輸出開關器件可以連接在電源線和電容性負載之間；在第二電容性負載驅動電路中的第二輸出開關器件可以連接在電容性負載和參考電壓之間。電容性負載驅動電路可以進一步包括第三和第四電容性負載驅動電路；在第三電容性負載驅動電路中的第三輸出開關器件可以通過第一線圈連接到電容性負載；在第四電容性負載驅動電路中的第四輸出開關器件可以通過第二線圈連接到電容性負載。電源供應線可以是等離子顯示裝置的保持(sustain)電源供應線。
參照附圖，從下述優選實施例的描述中可以更為清楚的理解本發明。
圖1是示意性示出本發明所應用的等離子顯示裝置的通用結構圖；圖2是用於驅動如圖1所示的等離子顯示裝置的波形圖；圖3是示意性示出本發明所應用的等離子顯示裝置的另一實例的通用結構圖；圖4A和4B是示出在圖3所示的等離子顯示裝置中的持續放電周期期間所使用的驅動波形圖；圖5是示出現有技術的等離子顯示裝置中所採用的保持電路的一個實例的電路圖；圖6是示出圖5所示的保持電路中的延遲電路的一個實例的電路圖；圖7A、7B、7C和7D是用於說明現有技術的保持電路中的閾值電壓與放大電路的輸出脈衝寬度之間的關係圖；圖8A、8B和8C是用於說明在現有技術的保持電路中的延遲時間與輸出脈衝寬度之間的關係圖；圖9是示出在現有技術的保持電路中，當輸出脈衝寬度大的時候的操作波形圖；圖10是示出在現有技術的保持電路中，當輸出脈衝寬度小的時候的操作波形圖；圖11是示出根據本發明電容性負載驅動電路的第一實施例的方框電路圖；圖12是示出根據本發明電容性負載驅動電路的第二實施例的方框電路圖；圖13是示出根據本發明電容性負載驅動電路的第三實施例的方框電路圖；圖14是示出根據本發明電容性負載驅動電路的第四實施例的主要部分的電路圖；圖15是示出根據本發明電容性負載驅動電路的第五實施例的主要部分的電路圖；圖16A和16B是示出根據本發明電容性負載驅動電路的第六實施例的圖；圖17是示出根據本發明電容性負載驅動電路的第七實施例的方框電路圖；圖18A和18B是示出根據本發明電容性負載驅動電路的第八實施例的圖；圖19A和19B是示出根據本發明電容性負載驅動電路的第九實施例的圖；圖20是示出根據本發明電容性負載驅動電路的第十實施例的方框電路圖；圖21是示出根據本發明電容性負載驅動電路的第十一實施例的主要部分的電路圖；圖22是示出根據本發明電容性負載驅動電路的第十二實施例的主要部分的電路圖；圖23是示出根據本發明電容性負載驅動電路的第十三實施例的主要部分的電路圖；圖24是示出根據本發明電容性負載驅動電路的第十四實施例的方框電路圖。
具體實施例方式
在詳細描述根據本發明的電容性負載驅動電路和等離子顯示裝置的優選實施例之前，下面將參照圖1至圖10描述根據現有技術的電容性負載驅動電路和等離子顯示裝置及它們的相關問題。
近年來，等離子顯示器已經由於它作為自發光顯示器的極好的清晰度、它的薄結構和它提供大屏幕、快速反應顯示的能力，而作為替代傳統CRT的顯示器被商業實施。
圖1是示意性示出本發明所應用的等離子顯示裝置的通用結構圖；這裡所示的等離子顯示裝置是常規的三電極表面放電式AC等離子顯示裝置。圖1中，標號10是PDP，11是第一電極(X電極)，12是第二電極(Y電極)，13是尋址電極，14是掃描驅動器。
如圖1所示，在常規的PDP10中，編號n的X電極11和相同編號的Y電極12(Y1到Yn)被交替排列並相鄰配對，形成n對X電極11和Y電極12，在每對X電極和Y電極之間會產生發光以用於顯示。X電極和Y電極被稱為顯示電極；它們有時也稱為保持(sustain)電極。尋址電極13(A1至Am)的第m個排列為與顯示電極成直角，在每個尋址電極13和每對X電極11與Y電極12之間的交叉點形成顯示單元。
Y電極12連接到掃描驅動器14。掃描驅動器14包括數量與Y電極的數量相等的開關16，並以這種方式驅動開關16，即，在尋址周期，順次應用來自掃描信號產生電路15的掃描脈衝，而在持續放電周期，同時應用來自Y保持電路19的保持脈衝。X電極11被共同連接到X保持電路18，尋址電極13被連接到尋址電路17。圖像信號處理電路21在將圖像信號轉換為能夠在等離子顯示裝置中處理的形態之後，向尋址電路17提供圖像信號。驅動控制電路20產生並提供用於控制等離子顯示裝置的不同部分的信號。
圖2是顯示用於驅動圖1所示的等離子顯示裝置的波形圖。
等離子顯示裝置通過以每個預定周期更新屏幕而顯示屏幕，一個顯示周期被稱為一個域(field)。為了達到灰度級顯示，一個域進一步被分為多個子域，通過合併每個顯示單元的發光子域進行顯示。每個子域由復位周期、尋址周期和持續放電(保持)周期組成，其中，在復位周期所有顯示單元被初始化，在尋址周期所有顯示單元被設置為與將要顯示的圖像相對應的狀態，在持續放電(保持)周期每個顯示單元根據該設置的狀態進行發光。在持續放電周期，保持脈衝以交替方式應用於X電極和Y電極，導致已經在尋址周期中設置發光的顯示單元中發生持續放電，因此維持了來自顯示單元的發光。
在等離子顯示裝置中，必須將大約200V最大電壓，以高頻率脈衝的形式，施加於在持續放電周期期間的電極；尤其是，在採用子域顯示方案的灰度級顯示的情況下，脈衝寬度是幾微秒。由於等離子顯示裝置由這樣的高電壓、高頻率信號驅動，等離子顯示裝置的功率損耗通常巨大，因而需要減少功率損耗。
圖3是示意性示出本發明所使用的等離子顯示裝置另一示例的通用結構圖；這裡所示的等離子顯示裝置採用稱為ALIS(表面交替發光)的方法。
圖3所示，在採用ALIS方法的PDP中，Y電極(第二電極)12-0和12-E的第n個與X電極(第一電極)11-0和11-E的第(n+1)個以交叉方式交替排列，在每個相鄰顯示電極(Y電極和X電極)之間產生發光以用於顯示。因此，通過(2n+1)個顯示電極，形成了2n行顯示線。也就是說，雖然採用基本上相同數量的顯示電極，ALIS方法能達到如圖1所示結構的兩倍的高解析度。進一步來說，由於有效利用放電空間，並且由於減少了被電極等阻擋的光的數量，該方法具有能夠達到高孔徑比、以及由此產生高亮度的優點。在ALIS方法中，在每個相鄰顯示電極之間的空間被用於產生放電以用於顯示，但是這种放電不能夠穿過整個屏幕而同時發生。因此，採用所謂的隔行掃描技術，通過以時分方式掃描奇數行和偶數行產生顯示。也就是說，在奇數域掃描奇數行，而在偶數域掃描偶數行，由此通過合併在奇數場產生的顯示和在偶數場產生的顯示而得到完整的顯示。
Y電極連接至掃描驅動器14。掃描驅動器14包括開關16，這些開關被驅動，使得在尋址周期，順次應用掃描脈衝，並且在持續放電周期，奇數Y電極12-0被連接至第一Y保持電路19-0，偶數Y電極12-E連接至第二Y保持電路19-E。此時，奇數X電極11-0被連接至第一X保持電路18-0，偶數X電極11-E連接至第二X保持電路18-E。尋址電極13被連接至尋址驅動器17。圖像信號處理電路21和驅動控制電路20執行與前面參照圖1所描述相同的操作。
圖4A和4B是示出在圖3所示的等離子顯示裝置中的持續放電周期期間所使用的驅動波形圖圖4A顯示奇數域的波形，而圖4B顯示偶數域的波形。在奇數域中，電壓Vs施加到電極Y1和X2，而X1和Y2保持接地電平，由此導致在電極X1和Y1之間以及電極X2和Y2之間產生放電，也就是說，在奇數顯示行上產生放電。此時，在電極Y1和X2之間的偶數顯示行沒有放電發生，因為它們之間的電位差為零。同樣地，在偶數域，電壓Vs施加到電極X1和Y2，而Y1和X2保持接地，由此導致在電極Y1和X2之間以及電極Y2和X1之間產生放電，也就是說，在偶數顯示行上產生放電。復位周期和尋址周期的驅動波形將不在此處描述。
在現有技術中，提出一種包括一保持電路的等離子顯示裝置，該保持電路設計為使得在可消除保持脈衝的上升/下降時限和形狀的變化，因此減小了功率損耗同時防止了故障的發生(例如，日本未審查專利公開號No.2001-282181)。
圖5是示出現有技術的等離子顯示裝置中所採用的保持電路(電容性負載驅動電路)的一個實例的電路圖；這裡所示的保持電路具有一個能量恢復電路，其中用於恢復能量的恢復路徑和用於應用存儲能量的應用路徑被分離開。同時提供有用於產生信號V1至V4的電路，但是此處沒有顯示。參考字符Cp表示PDP(10)中在X電極和Y電極之間形成的用於顯示單元的驅動電容器。圖5中，示出用於一個電極的保持電路，但是注意，其它電極也具有類似的保持電路。
首先，沒有功率恢復電路的保持電路包括開關器件(保持輸出器件n-通道MOS電晶體)31和33，放大電路(驅動電路)32和34，和延遲電路(前沿延遲電路)51和52，而能量恢復電路包括開關器件37和40，放大電路38和41，和延遲電路(前沿延遲電路)54和53。
輸入信號V1和V2經過各自的延遲電路51和52被輸入至放大電路32和34，從各自的放大電路32和34輸出的信號VG1和VG2被提供至各自的開關器件31和33的入口。此處，當輸入信號V1位於高電平「H」時，開關器件31導通，並且高電平「H」信號被用於電極(X電極或者Y電極)。此時，輸入信號V2位於低電平「L」，因此，開關器件33關閉。同時，輸入信號V1變為低電平「L」，導致開關器件31關閉，輸入信號V2變為高電平「H」，導致開關器件33導通，接地電平電壓因此被用於電極。
另一方面，當在具有能量恢復電路的保持電路中應用保持脈衝的時候，在輸入信號V1變為高電平「H」之前，輸入信號V2變為低電平「L」，由此導致開關器件33關閉，其後，輸入信號V3變為高電平「H」，開關器件40導通，通過電容器39、二極體42、電感43和電容器Cp形成共振電路，存儲在電容器39中的能量提供到電極，導致電極的電壓上升。緊接著，在電極電壓的上升結束之前，輸入信號V3變為低電平「L」，導致開關器件40關閉，同時，輸入信號V1變為高電平「H」，導致開關器件31導通，因此保持電極電壓固定在Vs上。
當保持脈衝的應用結束的時候，第一輸入信號V1變為低電平「L」，由此導致開關器件31關閉，其後，輸入信號變為高電平「H」，開關器件37導通，通過電容器39、二極體36，電感35和電容器Cp形成共振電路，存儲在電容器Cp內的電荷提供到電容器39，由此導致在電容器39的電壓上升。用這種方法，通過應用到電極的保持脈衝存儲在電容器Cp的能量在電容器39中恢復並存儲。緊接著，在電極電壓下降結束之前，輸入信號V4變為低電平「L」，導致開關器件37關閉，同時，輸入信號V2變為高電平「H」，導致開關器件33導通，由此保持電極電壓固定為接地電壓。在持續放電周期，上述操作被重複的次數和具有的保持脈衝一樣多。用上述結構，能夠減少與持續放電有關的功率損耗。
圖6是示出如圖5所示的保持電路中的延遲電路的一個實例的電路圖。
如圖6所示，延遲電路51(52至54)是用於延遲通過輸入端子輸入的輸入信號V1(V2至V4)的前沿的電路，其包括可變電阻器(可變電阻性元件)R和電容器(電容性元件)C，通過改變可變電阻器R的電阻值控制輸入信號的延遲時間。也就是說，延遲電路51、52、53和54糾正連接在隨後一級的各自的放大電路32、34、41和38的延遲時間的變化，並因此調整將被應用於每個開關器件的驅動脈衝的相位，以便開關器件31、33、40和37能夠在適當的定時被驅動。
這樣，可以向等離子顯示器提供正確定時的保持脈衝，同時抑制由放大電路的延遲時間的變化而引起的能量損耗的增加。
用於AC PDP的驅動裝置中，如果能量恢復電路沒有正確操作，驅動裝置中的輸出衰減會增加，這會增加組成驅動裝置的每個組件所產生的熱量；為處理這種問題，在現有技術中提出一種等離子顯示裝置，其中制定了能夠防止當能量恢復電路沒有正確操作時發生損壞比如器件中斷的防備措施，而不必通過採用高耐壓組件來構造驅動裝置(例如，日本未審查專利公開號No.2002-215087)。
圖7A、7B、7C和7D是用於說明現有技術的保持電路中，閾值電壓與放大電路的輸出脈衝寬度之間的關係圖，特別是用於說明先前參考圖5所描述的與保持電路相關的問題。進一步地，圖8A、8B和8C是用於說明在現有技術的保持電路中，延遲時間與輸出脈衝寬度之間的關係圖；圖9是示出在現有技術的保持電路中，當輸出脈衝寬度大的時候的操作波形圖。
圖7A示出用於驅動一個開關器件(31)的主要電路部分(延遲電路51和放大電路32)；此處，圖6的電路結構用於圖5所示的保持電路中的延遲電路(51)。在圖7A的電路中，Vin(V1)指定輸入信號、在延遲電路51中可變電阻器R和電容器C之間的連接節點的電壓Vrc、放大電路32的閾值電壓Vth和放大電路的輸出電壓Vo。這樣Vin、Vrc、Vth和Vo各自電壓的波形如圖7B至7D所示。為簡明起見，放大電路32的延遲時間假定為零。以上所述也應用到其他延遲電路(52、53和54)和放大電路(34、41和38)所構造的主要電路部分。
首先，當放大電路32的閾值電壓Vth是Vth＝Vth1＝Vcc/2時，其中Vcc是輸入信號Vin的高電平電壓「H」，經過可變電阻器R和電容器C的前沿(上升沿)的延遲時間T1與後沿(下降沿)的延遲時間T2相等。因此，輸入信號的脈衝寬度Twin與放大電路32的輸出信號Vo的脈衝寬度Two相等。即時當延遲時間T1由於延遲電路51中的可變電阻器R的電阻值增加而增加的時候，脈衝寬度Two保持常量(見圖8A)。
其次，當閾值電壓Vth＝Vth2＜Vcc/2時，輸出波形在圖7D中由虛線表示，也就是，T1＜T2，因此Twin＜Two。這種情況下，關於T1至Two的關係，如8B所示，輸出信號Vo的脈衝寬度Two隨著延遲時間T1的增加而增加。圖5中所示的保持電路中各自信號的波形如圖9中虛線所示。圖9中，實線表示當Twin＝Two時的波形。
由此，如圖9中所示，從信號VG2下降的時間到信號VG1上升的時間所允許的時間冗餘TM1和從信號VG1下降的時間到信號VG2上升的時間所允許的時間冗餘TM2減少。為了防止開關器件31(開關器件CU)和33(CD)同時操作並且導致擊穿電流流過，時間冗餘TM1和TM2被允許。減少時間餘量將導致電路的可靠性降級。
而且，如圖9中所示，由於從信號VG2下降的時間到信號VG3上升的時間的時間TM3和從信號VG1下降的時間到信號VG4上升的時間的時間TM4同樣減少，可能在某些情況下發生開關器件33(CD)和40(LU)或開關器件31(CU)和37(LD)的同時操作，導致有異常電流流過這些開關器件。
當閾值電壓Vth＝Vth3＞Vcc/2時，輸出波形由圖7D中所示的點劃線(one-dotted dash line)所示，也就是，TI＞T2，因此Twin＞Two。這種情況下，關於T1至Two的關係，如8C所示，輸出信號Vo的脈衝寬度(輸出脈衝寬度)Two隨著延遲時間T1的增加而降低。如圖5中所示的保持電路中各自信號的波形如圖9中虛線所示。圖9中，實線表示當Twin＝Two時的波形。
圖10是示出在現有技術的保持電路中，當輸出脈衝寬度小的時候的操作波形圖。
如圖10中所示，當信號VG1和VG2的脈衝寬度減小的時候，開關器件31和33的導通周期變短。這會導致甚至是電平不得不固定在持續提供電壓Vs或接地電壓GND的波形的周期下的高阻抗狀態。由此，保持電壓(保持電路的輸出信號)的高電平「H」周期或者低電平「L」周期的波形上可能會疊加有噪聲。
另一方面，當信號VG3和VG4的脈衝寬度減少的時候，當各自開關器件37和40導通時，如果信號VG3和VG4上升，將發生開關器件37和40分別被強制關閉的可能性。如果開關器件37和40被強制關閉，可能會增加開關器件37和40的能量損耗，或者如圖10所示，在保持電壓的上升波形或者下降波形上可能疊加噪聲。
如果由於高阻抗狀態產生噪聲，或者在保持(sustain)電壓的上升波形或者下降波形上疊加噪聲，在等離子顯示裝置的操作餘地減少，導致屏幕閃爍的發生。
上述描述中，放大電路的延遲時間被假設為零，但是實際上，在放大電路中同樣會產生延遲時間，並且延遲時間會由於諸如在放大電路部件的變化之類的因素而改變。為了緩衝在相應的放大電路(32、34、41和38)的延遲時間的變化，圖5所示的四個延遲電路(51、52、53和54)的每個都被構造為相互彼此獨立地調整前沿延遲時間T1；由此，用於每個放大電路的輸出信號Vo的脈衝寬度(輸出脈衝寬度)Two的特徵各不相同。這引起了另一個必須解決的問題，因為較早描述的問題，比如當輸出脈衝寬度增加時發生的減少的時間冗餘、異常電流的出現等，及當輸出脈衝寬度減少時發生的在保持電壓Vout上的噪聲疊加，變得更容易發生。
下面，將參照附圖詳細描述根據本發明電容性負載驅動電路和等離子顯示裝置的實施例。值得一提的是，根據本發明的顯示裝置和它的驅動方法不限於應用於採用ALIS方法的等離子顯示裝置，同時能夠被延伸應用到採用不同其他方法的等離子顯示裝置。
圖11是顯示根據本發明電容性負載驅動電路的第一實施例的方框電路圖。
為了從圖11和圖5之間對照明顯，第一實施例的電容性負載驅動電路對應於一電路，在該電路中，圖5所示現有技術的保持電路(電容性負載驅動電路)的延遲電路51至54分別由從前沿延遲電路61至64和後沿延遲電路71至74構成。因此，通過開關器件(保持輸出器件n-通道MOS電晶體)31和33與放大器(驅動電路)32和34的驅動電容器Cp的驅動操作，及通過開關器件37和40、放大電路38和41、二極體36和42、電感35和43、電容器39(Cp)等的能量恢復電路的操作，與參照圖5詳細描述的操作相同，這裡將不再重複描述。
如圖11所示，第一實施例的電容性負載驅動電路包括前沿延遲電路61和62，用於分別延遲輸入信號V1和V2的前沿；後沿延遲電路71和72，用於分別延遲輸入信號V1和V2的後沿；放大電路32和34，用於放大通過各自的前沿延遲電路61和62與後沿延遲電路71和72所得到的驅動控制信號；以及通過各自的放大電路32和34驅動的開關器件31和33。
第一實施例的電容性負載驅動電路進一步包括前沿延遲電路63和64，用於分別延遲輸入信號V3和V4的前沿；後沿延遲電路73和74，用於分別延遲輸入信號V3和V4的後沿；放大電路41和38，用於放大通過各自的前沿延遲電路63和64與後沿延遲電路73和74所得到的驅動控制信號；以及能量恢復電路，該能量恢復電路包括通過各自的放大電路41和38所驅動的開關器件40和37、二極體36和42、電感35和43、及電容器39，如參照圖5所描述的。
圖12是顯示根據本發明電容性負載驅動電路的第二實施例的方框電路圖。
為了從圖12和圖11之間對照明顯，第二實施例的電容性負載驅動電路是這樣的電路，其中第一實施例的電容性負載驅動電路中的前沿延遲電路61至64和後沿延遲電路71至74分別被構成為用於延遲各自的輸入信號V1至V4的上升沿的上升沿延遲電路611至641，以及用於延遲各自的輸入信號V1至V4的下降沿的下降沿延遲電路711至741。此處，每個輸入信號V1至V4是正極脈衝信號(高使能信號)，該脈衝信號在高電平「H」有效。
圖13是顯示根據本發明電容性負載驅動電路的第三實施例的方框電路圖。
為了從圖13和圖11之間對照明顯，第三實施例的電容性負載驅動電路是這樣的電路，其中第一實施例的電容性負載驅動電路中的前沿延遲電路61到64和後沿延遲電路71至74分別被構成為用於延遲各自的輸入信號V1至V4的下降沿的下降沿延遲電路612至642，以及用於延遲各自的輸入信號V1至V4的上升沿的上升沿延遲電路712至742。此處，每個輸入信號V1至V4是負極脈衝信號(低使能信號)，該脈衝信號在低電平「L」有效。來自上升沿延遲電路712至742的輸出信號分別經過反相器81至84提供至相應的開關器件(31、33、40和37)。
圖14是顯示根據本發明電容性負載驅動電路的第四實施例的主要部分的電路圖。此處所示是如圖12所示的第二實施例的電容性負載驅動電路中的上升沿延遲電路611(621至641)和下降沿延遲電路711(721至741)的電路結構的一個特定實例。
如圖14所示，上升沿延遲電路611包括可變電阻器(可變電阻元件)101、電容器(電容性元件)102和二極體103，同時下降沿延遲電路711包括可變電阻器201，電容器202，和二極體203。在上升沿延遲電路611中，可變電阻器101與二極體103並聯連接，該二極體的電流方向與輸入信號Vin(V1)的方向相反，電容器102的一端連接至可變電阻器101和二極體103之間的輸出側的連接節點，另一端接地GND。另一方面，在下降沿延遲電路711中，可變電阻器201與二極體203並聯連接，該二極體的方向與輸入信號Vin的方向相同，電容器202的一端連接至可變電阻器201和二極體203之間的輸出側的連接節點，另一端接地GND。此處，正極脈衝信號被用作輸入信號Vin。
圖14所示的第四實施例的電容性負載驅動電路中，首先，輸入信號Vin的上升沿通過一集成電路延遲，該集成電路包括上升沿延遲電路611中的可變電阻器101和電容器102。此處，當輸入信號Vin下降時，存儲在電容器102中的電荷通過二極體103放電，以便輸入信號Vin的下降沿傳遞至下一級的下降沿延遲電路711，而不受可變電阻器101的影響。上升沿延遲電路611因此起到延遲輸入信號Vin上升沿的作用，並且能夠通過改變可變電阻器101的電阻值，獨立地只調整上升沿的延遲時間。
上升沿延遲電路611的輸出信號提供至下降沿延遲電路711，其中上升沿延遲電路611的輸出信號(輸入信號V1:Vin)的下降沿通過一集成電路延遲，該集成電路包括可變電阻器201和電容器202。此處，當上升沿延遲電路611的輸出信號上升時，電容器202通過二極體203放電。下降沿延遲電路711因此起到延遲上升沿延遲電路611的輸出信號的下降沿的作用，並且能夠通過改變可變電阻器201的電阻值，獨立地只調整下降沿的延遲時間。下降沿延遲電路711的輸出信號提供至驅動開關器件31的放大電路32。
如上所述，根據第四實施例的電容性負載驅動電路，輸入信號Vin(V1至V4)的上升沿和下降沿能夠被相互獨立地調整，由此，能夠通過減少輸出信號脈衝寬度的變化而提供適當的輸出電壓給電容性負載。
圖15是顯示根據本發明電容性負載驅動電路的第五實施例的主要部分的電路圖；此處所示如圖13所示的第三實施例的電容性負載驅動電路中的下降沿延遲電路612(622至642)和上升沿延遲電路712(722至742)的電路結構的一個特定實例。
為了從圖15和圖14之間對照明顯，第五實施例的電容性負載驅動電路中，第四實施例的上升沿延遲電路611和下降沿延遲電路711分別被構成為下降沿延遲電路612和上升沿延遲電路712，圖14所示的第四實施例的二極體103和203替換為與二極體103和203極性相反的二極體104和204。此處，負極脈衝信號被用作輸入信號Vin(V1)。上升沿延遲電路712的輸出信號經過一個反相器(81)提供至驅動開關器件31的放大電路32。
圖16A和16B是顯示根據本發明電容性負載驅動電路的第六實施例的圖圖16A是示出主要部分的電路圖，圖16B是圖16A電路的波形圖。圖16A中，標號613是前沿延遲電路(上升沿延遲電路)，713是後沿延遲電路(下降沿延遲電路)，107和207分別是第一和第二單穩態多諧振蕩器，913是S-R觸發器。此處，正極脈衝信號被用作輸入信號Vin。
如圖16A所示，前沿延遲電路613包括可變電阻器105、電容器106以及第一單穩態多諧振蕩器107，同時後沿延遲電路713包括可變電阻器205、電容器206、第二單穩態多諧振蕩器207以及反相器208。輸入信號Vin(V1)提供至第一單穩態多諧振蕩器107，同時經過反相器208提供至第二單穩態多諧振蕩器207。提供有可變電阻器105和電容器106的第一單穩態多諧振蕩器107，通過調整可變電阻器105的電阻值並由此改變時間常數而延遲輸入信號Vin的上升沿。另一方面，提供有可變電阻器205和電容器206的第二單穩態多諧振蕩器207，通過調整可變電阻器205的電阻值並由此改變時間常數，延遲通過反相器208反相的輸入信號(/Vin)的上升沿，即輸入信號Vin的下降沿。
從第一單穩態多諧振蕩器107的輸出信號(/Q輸出)Vm1和從第二單穩態多諧振蕩器207的輸出信號(/Q輸出)Vm2分別提供至S-R觸發器913的設置端子S和復位端子R，該觸發器913產生比如如圖16B所示的輸出信號Vo。特別地，第一單穩態多諧振蕩器107的輸出信號Vm1隨著輸入信號Vin的上升沿而下降，並且在由可變電阻器105和電容器106的時間常數確定的一預定時間之後上升。另一方面，第二單穩態多諧振蕩器207的輸出信號Vm2隨著輸入信號Vin的下降沿而下降，並且在由可變電阻器205和電容器206的時間常數確定的一預定時間之後上升。此處，假定第一和第二單穩態多諧振蕩器107和207的延遲時間和反相器208的延遲時間很小可忽略不計。
進一步地，如圖16A和16B所示，由於S-R觸發器913通過信號Vm1的上升沿設置並通過信號Vm2的上升沿復位，因此輸出信號Vo是隨著信號Vm1的上升沿而上升且隨著信號Vm2的上升沿而下降的脈衝電壓。
用這種方法，第六實施例的電容性負載驅動電路中，輸出信號Vo的上升沿通過延遲輸入信號Vin的上升沿而形成，輸出信號Vo的下降沿通過延遲輸入信號Vin的下降沿而形成。上升沿的延遲時間能夠通過改變可變電阻105器的電阻值而調整，而下降沿的延遲時間能夠通過改變可變電阻器205的電阻值而調整。可選擇地，電容器106和206可由可變電容器構成，替代地，延遲時間可以通過改變它們的電容值而調整，或者除此之外，通過改變可變電阻器105和205的電阻值而調整。
如上所述，根據本發明電容性負載驅動電路的第一至第六實施例，輸入信號的前沿(上升沿或者下降沿)延遲時間和後沿(下降沿或者上升沿)延遲時間能夠彼此獨立地設置，並且用於減少通常發生在前沿延遲時間改變時的輸出脈衝寬度的變化(將提供至開關器件的驅動脈衝的脈衝寬度的變化)。由此，能夠提供適當的輸出電壓至每個電容性負載，並且當該電容性負載驅動電路應用於等離子顯示裝置時，能夠提供解除了諸如減少的時間冗餘、異常電流的出現、噪聲的疊加等問題的驅動電壓至等離子顯示器。
圖17是顯示根據本發明電容性負載驅動電路的第七實施例的方框電路圖。
如圖17所示，第七實施例的電容性負載驅動電路包括前沿延遲電路61至64和脈衝寬度調整電路91至94。也就是說，第七實施例的電容性負載驅動電路採用脈衝寬度調整電路91至94來替代參照圖11描述的第一實施例採用的後沿延遲電路71至74。
圖18A和18B是顯示根據本發明電容性負載驅動電路的第八實施例的圖圖18A是一個示出主要部分的電路圖，圖18B是圖18A電路的波形圖。圖18A所示的電路是如圖17所示的前述第七實施例的電容性負載驅動電路中的前沿延遲電路61(62至64)和脈衝寬度調整電路91(92至94)的電路結構的一個特定實例。
如圖18A所示，前沿延遲電路61包括可變電阻器601和電容器602，脈衝寬度調整電路91包括可變電阻器901、電容器902和一個單穩態多諧振蕩器903。也就是說，如圖18B所示，第八實施例的電容性負載驅動電路中，輸入信號Vin的前沿通過具有與參照圖7A描述的現有技術保持電路中的延遲電路51相似的結構的前沿延遲電路61延遲(延遲時間T1)，具有由可變電阻器901和電容器902的時間常數確定的脈衝寬度Two的輸出電壓Vo從單穩態多諧振蕩器903中得到。特別地，第八實施例的電容負載驅動電路構成為使得能夠通過調整輸入信號Vin的前沿的延遲時間T1和通過調整輸出信號Vo的脈衝寬度Two來彼此獨立地設置輸出信號的前沿延遲時間和脈衝寬度，其中，通過改變前沿延遲電路61中的可變電阻器601的電阻值來調整輸入信號Vin的前沿的延遲時間T1，，通過改變脈衝寬度調整電路91中的可變電阻器901的電阻值來調整輸出信號Vo的脈衝寬度Two。
圖19A和19B是顯示根據本發明電容性負載驅動電路的第九實施例的圖圖19A是一個示出主要部分的電路圖，圖19B是圖19A電路的波形圖。圖19A所示的電路是如圖18A所示的前述第八實施例的電容性負載驅動電路中的前沿延遲電路61(62至64)和脈衝寬度調整電路91(92至94)的電路結構的另一特定實例。
如圖19A所示，在第九實施例的電容性負載驅動電路中，前沿延遲電路61和脈衝寬度調整電路91的每個被構造為一個計數器，用於計數在時鐘信號(CLOCK)中的脈衝數目，輸入信號Vin的前沿延遲時間T1通過改變設置在計數器61中的計數數字(Cont1)而調整，同時輸出信號Vo的脈衝寬度Two通過改變設置在計數器91中的計數數字(Cont2)而調整。第九實施例的電容性負載驅動電路構造為使得能夠通過提供至各自的計數器61和91的信號Cont1和Cont2，而容易地並彼此獨立地調整輸出信號的前沿延遲時間和脈衝寬度。
如上所述，根據本發明電容性負載驅動電路的第七至第九實施例，輸入信號的前沿(上升沿或者下降沿)的延遲時間和輸出信號的脈衝寬度能夠彼此獨立地設置，並且用於減少通常發生在前沿延遲時間改變時的輸出脈衝寬度的變化。由此，能夠提供適當的輸出電壓至每個電容性負載，並且當電容性負載驅動電路應用於等離子顯示裝置時，能夠提供解除了如減少的時間冗餘、異常電流的出現、噪聲的疊加等問題的驅動電壓至等離子顯示器。
圖20是顯示根據本發明電容性負載驅動電路的第十實施例的方框電路圖。
為了從圖20和圖11之間對照明顯，第十實施例的電容性負載驅動電路與圖11所示的第一實施例的不同之處在於前沿延遲電路(61)和後沿延遲電路(71)在第一實施例中被串聯連接在輸入端子(例如V1)和放大電路(例如32)之間，而第十實施例中則是彼此並聯排列的。
也就是說，如圖20所示，輸入信號V1至V4被分別提供至前沿延遲電路651至654和後沿延遲電路751至754。前沿延遲電路651、652、653和654以及後沿延遲電路751、752、753和754的輸出被分別提供至放大電路32、34、41和38。
圖21是顯示根據本發明電容性負載驅動電路的第十一實施例主要部分的電路圖。此處所示的是如圖20所示的十實施例的電容性負載驅動電路的前沿延遲電路651(652至654)和後沿延遲電路751(752至754)的電路結構的一個特定實例。
如圖21所示，在第十一實施例的電容性負載驅動電路中，前沿延遲電路(上升沿延遲電路)651包括可變電阻器311、二極體313和電容器315，同時後沿延遲電路(下降沿延遲電路)751包括可變電阻器312、二極體314和電容器315。即，在第十一實施例的電容性負載驅動電路中，電容器315在前沿延遲電路651和後沿延遲電路751之間共享。此處，輸入信號Vin的前沿(上升沿)的延遲時間通過改變可變電阻器311的電阻值而調整，後沿(下降沿)的延遲時間通過改變可變電阻器312的電阻值而調整。
圖22是示出根據本發明電容性負載驅動電路的第十二實施例的主要部分的方框電路圖；此處所示是是如圖20所示第十實施例電容性負載驅動電路中的前沿延遲電路651(652至654)和後沿延遲電路751(752至754)的電路結構的另一特定實例。在圖22所示的第十二實施例的電容性負載驅動電路中，正極脈衝信號被用作輸入信號Vin，前沿延遲電路651延遲輸入信號Vin的上升沿，而後沿延遲電路751延遲下降沿。
為了從圖22和圖21之間對照明顯，第十二實施例的電容性負載驅動電路中的前沿延遲電路(上升沿電路)651與前述第十一實施例的電容性負載驅動電路中的前沿延遲電路不同在於從前沿延遲電路中去掉了二極體313。當輸入信號Vin上升時，電容315器通過可變電阻器311充電；當輸入信號Vin下降時，電容器315通過可變電阻器311並且也通過與二極體314串聯連接的可變電阻器312放電。即，輸出信號Vo的上升沿的延遲時間隨著可變電阻器311的電阻值而改變，輸出電壓Vo的下降沿的延遲時間隨著可變電阻器311和312的電阻值而改變。
因此，在第十二實施例的電容性負載驅動電路中，上升沿的延遲時間和下降沿的延遲時間能夠被適當地調整，首先通過改變前沿延遲電路651中的可變電阻器311的電阻值而調整上升沿的延遲時間，然後通過改變後沿延遲電路751中的可變電阻器312的電阻值而調整下降沿的延遲時間。
圖23是根據本發明電容性負載驅動電路的第十三實施例的主要部分的電路圖。在第十三實施例的電容性負載驅動電路中，負極脈衝信號被用作輸入信號Vin，前沿延遲電路651延遲輸入信號Vin的下降沿，同時後沿延遲電路751延遲上升沿。在第十三實施例中，通過調整輸入信號Vin的前沿和後沿的延遲時間而產生的信號通過反相器317反相併且波形整形，結果輸出信號Vo提供至下一級的放大電路32。
為了從圖23和圖22之間對照明顯，第十三實施例的電容性負載驅動電路中的後沿延遲電路(上升沿延遲電路)751與前述第十二實施例的電容性負載驅動電路中的後沿延遲電路(下降沿延遲電路)的不同之處在於二極體的方向相反。當輸入信號Vin下降時，電容器315通過可變電阻器311放電；當輸入信號Vin上升時，電容器315通過可變電阻器311同時通過與二極體316串聯連接的可變電阻器312充電。即，輸出電壓Vo的下降沿延遲時間隨著可變電阻器311的電阻值而改變，而輸出電壓Vo的上升沿延遲時間隨著可變電阻器311和312的電阻值而改變。
因此，在第十三實施例的電容性負載驅動電路中，下降沿延遲時間和上升沿延遲時間能夠被適當的調整，首先通過改變前沿延遲電路651中的可變電阻器311的電阻值而調整下降沿的延遲時間，然後通過改變後沿延遲電路751中的可變電阻器312的電阻值而調整上升沿的延遲時間。
圖24是根據本發明電容性負載驅動電路的第十四實施例的方框電路圖，其中參照圖19A和19B在先前描述的第九實施例中的前沿延遲電路(61至64)和脈衝寬度調整電路(91至94)一同被構成為集成電路100。
如圖24所示，集成電路100接收例如輸入信號V1至V4和時鐘信號(CLOCK)，通過遞增計數時鐘信號(CLOCK)至由各自的控制信號(Cont11至Cout14以及Cont21至Cout24)所確定的數字，調整在各自的前沿延遲電路中各輸入信號的前沿延遲時間，同時調整在各自的脈衝寬度調整電路中各輸入信號的脈衝寬度。接著，通過調整前沿延遲時間和脈衝寬度而產生的信號被分別提供給相應的放大電路32、34、41和38，以執行開關器件(保持輸出器件)的驅動並以與參照圖5描述的相同方式恢復能量。
特別地，前沿延遲電路(計數器61至64)提供有各自的控制信號(計數數字)Cont11至Cont14，用於調整各自的輸入信號(V1至V4)的前沿延遲時間(T1)，同時，脈衝寬度調整電路(計數器91至94)提供有各自的控制信號(計數數字)Cont21至Cont24，用於調整各自的輸出信號的脈衝寬度(Two)。即，根據第十四實施例，通過提供至各自的計數器(61至64以及91至94)的信號(Cont11至Cont14以及Cont21至Cont24)，能夠容易地且彼此獨立地調整前沿的延遲時間和各自輸出信號的脈衝寬度。
上述實施例僅僅示出了前沿延遲電路、後沿延遲電路、脈衝寬度調整電路等實例，應該注意到這些電路可以作各種改型。
用這種方法，上述實施例的每個電容性負載驅動電路，當應用作比如參照圖1至圖4B描述的等離子顯示裝置中的保持電路時，能夠解決各種問題，比如發生在條中保持電路中的延遲時間時的減少的時間冗餘的減少、異常電流和噪聲的出現。
如上詳細描述的，根據本發明，可以提供一種電容性負載驅動電路，該電路構造為通過減少輸出信號脈衝寬度的變化，向每個電容性負載提供適當的輸出電壓，該脈衝寬度的變化發生在如通過延遲電路調整延遲時間的情況下。進一步地，根據本發明，可以獲得一種等離子顯示裝置，其能夠提供具有解除如時間冗餘的減少、異常電流和噪聲的出現的問題的驅動電壓的等離子顯示器。
在不脫離本發明精神和範圍的前提可以構造本發明的許多不同的實施例，應當理解本發明並不限於在該說明書描述的特定實施例，應以權利要求書所限定的保護範圍為準。
權利要求
1.一種電容性負載驅動電路，包括一輸入端子；一前沿延遲電路，用於延遲通過所述輸入端子輸入的輸入信號的前沿；一後沿延遲電路，用於延遲所述輸入信號的後沿；一放大電路，用於放大通過所述前沿延遲電路和後沿延遲電路得到的驅動控制信號；和一輸出開關器件，由所述放大電路驅動。
2.如權利要求1所述的電容性負載驅動電路，其中所述前沿延遲電路是一個上升沿延遲電路，用於延遲所述輸入信號的上升沿；和所述後沿延遲電路是一個下降沿延遲電路，用於延遲所述輸入信號的下降沿。
3.如權利要求2所述的電容性負載驅動電路，其中所述輸入信號是正極脈衝信號。
4.如權利要求1所述的電容性負載驅動電路，其中所述前沿延遲電路是一個下降沿延遲電路，用於延遲所述輸入信號的下降沿；和所述後沿延遲電路是一個上升沿延遲電路，用於延遲所述輸入信號的上升沿。
5.如權利要求4所述的電容性負載驅動電路，其中所述輸入信號是負極脈衝信號。
6.如權利要求2至5任一項所述的電容性負載驅動電路，其中所述上升沿延遲電路包括一電容性元件以及一電阻性元件和開關元件的並聯電路，其中當所述輸入信號上升時，所述電容性元件通過所述電阻性元件充電，並且當所述輸入信號下降時，所述電容性元件通過所述開關元件放電。
7.如權利要求6所述的電容性負載驅動電路，其中所述上升沿延遲電路中的開關元件是一個二極體。
8.如權利要求6所述的電容性負載驅動電路，其中所述上升沿延遲電路的延遲時間通過改變所述電阻性元件的電阻值而調整。
9.如權利要求6所述的電容性負載驅動電路，其中所述上升沿延遲電路的延遲時間通過改變所述電容性元件的電容值而調整。
10.如權利要求2至5任一項所述的電容性負載驅動電路，其中所述下降沿延遲電路包括一電容性元件以及一電阻性元件和開關元件的並聯電路，其中當所述輸入信號下降時，所述電容性元件通過所述電阻性元件充電，當所述輸入信號上升時，所述電容性元件通過所述開關元件放電。
11.如權利要求10所述的電容性負載驅動電路，其中所述下降沿延遲電路中的開關元件是一個二極體。
12.如權利要求10所述的電容性負載驅動電路，其中所述下降沿延遲電路的延遲時間通過改變所述電阻性元件的電阻值而調整。
13.如權利要求10所述的電容性負載驅動電路，其中所述下降沿延遲電路的延遲時間通過改變所述電容性元件的電容值而調整。
14.如權利要求1所述的電容性負載驅動電路，其中所述前沿延遲電路是一第一單穩態多諧振蕩器，該第一單穩態多諧振蕩器由所述輸入信號的前沿觸發；及所述後沿延遲電路是一第二單穩態多諧振蕩器，該第二單穩態多諧振蕩器由所述輸入信號的後沿觸發，其中通過合併所述第一單穩態多諧振蕩器的輸出信號和所述第二單穩態多諧振蕩器的輸出信號而產生所述驅動控制信號。
15.如權利要求1所述的電容性負載驅動電路，其中所述前沿延遲電路包括一第一電容性元件以及一具有第一電阻性元件和第一開關元件的第一串聯電路；和所述後沿延遲電路包括一第二電容性元件以及一具有第二電阻性元件和第二開關元件的第二串聯電路，其中所述第一串聯電路和所述第二串聯電路並聯連接。
16.如權利要求15所述的電容性負載驅動電路，其中所述第一電容性元件和所述第二電容性元件被一同構造為一個公共電容元件。
17.如權利要求15或16所述的電容性負載驅動電路，其中所述輸入信號的前沿延遲時間通過改變所述第一電阻性元件的電阻值而被調整，所述輸入信號的後沿延遲時間通過改變所述第二電阻性元件的電阻值而被調整。
18.如權利要求15或16所述的電容性負載驅動電路，其中所述第一開關元件和所述第二開關元件是二極體。
19.如權利要求1所述的電容性負載驅動電路，其中所述前沿延遲電路包括一第一電阻性元件和一第一電容性元件；和所述後沿延遲電路包括一第二電容性元件以及一具有第二電阻性元件和開關元件的串聯電路，其中所述第一電阻性元件和所述串聯電路並聯連接。
20.如權利要求19所述的電容性負載驅動電路，其中所述第一電容性元件和所述第二電容性元件被一同構造為一個公共電容元件。
21.如權利要求19或20所述的電容性負載驅動電路，其中所述輸入信號的前沿延遲時間通過改變所述第一電阻性元件的電阻值而調整，所述輸入信號的後沿延遲時間通過改變所述第二電阻性元件的電阻值而調整。
22.如權利要求19或20所述的電容性負載驅動電路，其中所述輸入信號的前沿延遲時間通過改變所述第一電阻性元件的電阻值而調整，其後，所述輸入信號的後沿延遲時間通過改變所述第二電阻性元件的電阻值而調整。
23.如權利要求19所述的電容性負載驅動電路，其中所述開關元件是一個二極體。
24.如權利要求1所述的電容性負載驅動電路，其中所述前沿延遲電路包括一第一計數器，該計數器從所述輸入信號的前沿開始計數時鐘信號；及所述後沿延遲電路包括一第二計數器，該計數器從所述輸入信號的後沿開始計數時鐘信號，其中所述前沿延遲時間通過改變所述第一計數器的計數值而被調整，所述後沿延遲時間通過改變所述第二計數器的計數值而被調整。
25.如權利要求24所述的電容性負載驅動電路，其中所述第一計數器和所述第二計數器在同一半導體集成電路中形成。
26.一種電容性負載驅動電路，包括一輸入端子；一前沿延遲電路，用於延遲經過所述輸入端子輸入的輸入信號的前沿；一脈衝寬度調整電路，用於從通過所述前沿延遲電路得到的延遲信號產生具有規定脈衝寬度的驅動控制信號；一放大電路，用於放大所述驅動控制信號；一輸出開關器件，由所述放大電路驅動。
27.如權利要求26所述的電容性負載驅動電路，其中所述前沿延遲電路包括一電阻性元件和一電容性元件；及所述脈衝寬度調整電路是一單穩態多諧振蕩器。
28.如權利要求27所述的電容性負載驅動電路，其中所述輸入信號的延遲時間通過改變所述前沿延遲電路中的所述電阻性元件的電阻值而被調整。
29.如權利要求27所述的電容性負載驅動電路，其中所述輸入信號的延遲時間通過改變所述前沿延遲電路中的所述電容性元件的電容值而被調整。
30.如權利要求27至29任一項所述的電容性負載驅動電路，其中所述驅動控制信號的脈衝寬度通過改變所述單穩態多諧振蕩器的時間常數之類的值而被調整。
31.如權利要求26所述的電容性負載驅動電路，其中所述前沿延遲電路是用於計數時鐘信號的第一計數器；所述脈衝寬度調整電路是用於計數所述時鐘信號的第二計數器，其中所述輸入信號的延遲時間通過改變所述第一計數器的計數值而被調整，所述驅動控制信號的脈衝寬度通過改變所述第二計數器的計數值而被調整。
32.如權利要求26所述的電容性負載驅動電路，其中所述前沿延遲電路是一上升沿延遲電路，用於延遲所述輸入信號的上升沿；及所述脈衝寬度調整電路是一單穩態多諧振蕩器。
33.如權利要求32所述的電容性負載驅動電路，其中所述輸入信號是正極脈衝信號。
34.如權利要求26所述的電容性負載驅動電路，其中所述前沿延遲電路是一下降沿延遲電路，用於延遲所述輸入信號的下降沿；及所述脈衝寬度調整電路是一單穩態多諧振蕩器。
35.如權利要求34所述的電容性負載驅動電路，其中所述輸入信號是負極脈衝信號。
36.如權利要求1或26所述的電容性負載驅動電路，其中所述電容性負載驅動電路包括一第一和第二電容性負載驅動電路；所述第一電容性負載驅動電路中的第一輸出開關器件連接在電源線和電容性負載之間；和所述第二電容性負載驅動電路中的第二輸出開關器件連接在所述電容性負載和一參考電壓之間。
37.如權利要求36所述的電容性負載驅動電路，其中所述電容性負載驅動電路進一步包括一第三和一第四電容性負載驅動電路；所述第三電容性負載驅動電路中的第三輸出開關器件經過一第一線圈連接至所述電容性負載；及所述第四電容性負載驅動電路中的第四輸出開關器件經過一第二線圈連接至所述電容性負載。
38.如權利要求36所述的電容性負載驅動電路，其中所述電源供應線是一等離子顯示裝置的保持電源供應線。
39.一種等離子顯示裝置，包括多個X電極；多個Y電極，基本上與所述多個X電極平行排列，在所述多個Y電極和所述多個X電極之間產生放電；X-電極驅動電路，施加放電電壓至所述多個X電極中；和Y-電極驅動電路，施加放電電壓至所述多個Y電極中，其中所述X-電極驅動電路或者所述Y-電極驅動電路採用電容性負載驅動電路構成，其中所述電容性負載驅動電路包括一輸入端子；一前沿延遲電路，用於延遲通過所述輸入端子輸入的輸入信號的前沿；一後沿延遲電路，用於延遲所述輸入信號的後沿；一放大電路，用於放大通過所述前沿延遲電路和所述後沿延遲電路得到的驅動控制信號；和一輸出開關器件，由所述放大電路驅動。
40.一種等離子顯示裝置，包括多個X電極；多個Y電極，基本上與所述多個X電極平行排列，在所述多個Y電極和所述多個X電極之間產生放電；一X-電極驅動電路，施加放電電壓至所述多個X電極中；和一Y-電極驅動電路，施加放電電壓至所述多個Y電極中，其中所述X-電極驅動電路或者所述Y-電極驅動電路採用電容性負載驅動電路構成，其中所述電容性負載驅動電路包括一輸入端子；一前沿延遲電路，用於延遲經過所述輸入端子輸入的輸入信號的前沿；一脈衝寬度調整電路，用於從通過所述前沿延遲電路得到的延遲信號產生具有規定脈衝寬度的驅動控制信號；一放大電路，用於放大所述驅動控制信號；一輸出開關器件，由所述放大電路驅動。
全文摘要
本發明提供一種電容性負載驅動電路和具有該電路的等離子顯示裝置。該電容性負載驅動電路具有一輸入端子、一前沿延遲電路、一後沿延遲電路、一放大電路以及由放大電路驅動的輸出開關器件。前沿延遲電路延遲經過輸入端子輸入的輸入信號的前沿，後沿延遲電路延遲輸入信號的後沿，放大電路放大通過前沿延遲電路和後沿延遲電路得到的驅動控制信號。
文檔編號H03K17/00GK1536546SQ20041000387
公開日2004年10月13日 申請日期2004年2月10日 優先權日2003年4月10日
發明者小野澤誠, 岡田義憲, 小泉治男, 憲, 男 申請人:富士通日立等離子顯示器股份有限公司