中間電壓發生電路及含有該電路的非易失半導體存儲器的製作方法

2023-07-03 15:17:16 1

專利名稱：中間電壓發生電路及含有該電路的非易失半導體存儲器的製作方法
技術領域：
本發明涉及一種向存儲單元的柵極、漏極等提供各種大小電壓用的中間電壓發生電路。
以往，EPROM、EEPROM等非易失半導體存儲器如表1所示，讀出、編程(寫入)、擦除、驗證等動作需有各種大小的電壓。
(表1)
例如，存儲單元的控制柵極電壓Vg，編程動作設定為10V，擦除動作設定為-10V，驗證動作設定為3.5V、5V或7.5V。
而NOR型(異或型)快閃記憶體等近些年的非易失半導體存儲器，做到以3.3V的單一電源替代以往5V和12V兩個電源。用3.3V單一電源時，表1所示的各種電壓由LSI(大規模集成電路)內部的充電泵電路產生。
也就是說，採用3.3V單一電源的非易失半導體存儲器中，以3.3V為基準高速且高精度地產生規定電壓，高速並正確地進行編程動作、驗證動作等成為課題。
作為要求高速切換電壓模式的一個例子，考慮自動編程模式。
圖23示出自動編程模式的流程圖。
在這種自動編程模式中，首先進行地址設定，然後連續進行編程和驗證。驗證結果否定時，就再次進行編程，驗證結果肯定時，便進行恢復，返回至原來的狀態。
這時，例如字線電壓Vg連續變化如下5V(地址設定時→{10V(編程時)7.5V(驗證時)重複規定次數}→5V(恢復時)。
為了在短時間內執行自動編程模式，需要高速進行這種電壓的變動。
圖24示出發生各種大小電壓的電壓發生系統。
充電泵電路11產生升壓電壓VPP，基準電壓發生電路12產生基準電壓VREF。中間電壓發生電路13以基準電壓VREF基準，由升壓電壓VPP產生具有各種值的輸出電壓VOUT。
以往基準電壓發生電路12有齊納二極體型和Widlar型BGR(Band GapReference Circuit帶隙基準電壓發生電路)等。
圖25示出齊納二極體型基準電壓發生電路。該基準電壓發生電路由電流源14和齊納二極體15構成。但這種基準電壓發生電路需要較高的電壓，因而有不利於LSI低電壓化的缺點。
圖26示出Widlar型BGR。該基準電壓發生電路由雙極型電晶體16～19、電阻20～22和電流源23構成。但該基準電壓發生電路有雙極型電晶體16～19。具體來說，將雙極型電晶體製造工藝編入MOS電晶體製造工藝較為困難，有通用性較差的缺點。雖然也可以利用可由CMOS製造工藝製作的寄生雙極型電晶體，但這種寄生雙極型電晶體的特性隨勢阱濃度等有較大變化，因而不現實。
圖27示出一例現有中間電壓發生電路的構成。
電流鏡(カレソトミラ-)型差動放大電路31的負輸入端子輸入一基準電壓VREF，其輸出端子連接有上拉用P溝道MOS電晶體TP1的柵極。MOS電晶體TP1的柵極與接地點之間連接有N溝道MOS電晶體TN1。
MOS電晶體TP1的源極輸入一充電泵電路的升壓電壓VPP，從漏極輸出一輸出電壓VOUT。MOS電晶體TP1的漏極與接地點之間串聯連接有電阻R1、R2和並聯連接的MOS電晶體TP2、TN2。
電阻R1與電阻R2的連接點B與差動放大電路31的正輸入端子連接。
MOS電晶體TP1的漏極與接地點之間串聯連接有N溝道MOS電晶體TN3和耗盡型N溝道MOS電晶體DN1。MOS電晶體DN1的柵極和源極互相連接。
MOS電晶體TN1、TP2的柵極輸入控制信號SEAN，MOS電晶體TN2、TN3的柵極則輸入控制信號/SEAN。
具有上述構成的中間電壓發生電路，構成為由電流鏡型差動放大電路31檢測並放大基準電壓VREF與連接點B電壓VB的電壓差，通過該差動放大電路31的輸出，驅動上拉用P溝道MOS電晶體TP1，使輸出電壓VOUT保持恆定。
該中間電壓發生電路的輸出電壓VOU與連接點B電壓VB之間具有如式(1)所示的關係。
(R2×VOUT)/(R1+R2)＝VB(1)其中，R1、R2分別為電阻R1、R2的電阻值。
具體來說，若VB＝VREF，則輸出電壓VOUT為恆定值。而且，即便升壓電壓VPP值有波動致使輸出電壓VOUT或多或少變動，也可以通過將該變動量反饋給差動放大電路31，使輸出電壓VOUT立即穩定為恆定值。
而且，上拉用P溝道MOS電晶體TP1流過亞閾值漏電流造成輸出電壓VOUT上升是由耗盡型N溝道MOS電晶體ND1來防止的。具體來說，這是因為耗盡型MOS電晶體DN1不依賴於升壓電壓VPP，充當流過恆定電流的恆定電流源的緣故。
不使該中間電壓發生電路動作時，將控制信號SAEN設定為H電平就行。
控制信號SAEN為H電平時，MOS電晶體TN1處於導通狀態，MOS電晶體(傳輸門)TP2、TN2和MOS電晶體TN3處於截止狀態。具體來說，差動放大電路31的輸出節點A為接地電壓VSS，MOS電晶體TP1總是處於導通狀態。而MOS電晶體TP2、TN2、TN3為截止狀態，因而輸出電壓VOUT為升壓電壓VPP。
而使該中間電壓發生電路動作得到規定輸出電壓VOUT時，將控制信號SAEN設定為L電平就行。
若將控制信號SAEN設定為L電平，MOS電晶體TN1便處於截止狀態，MOS電晶體(傳輸門)TP2、TN2和MOS電晶體TN3便處於導通狀態。
這時，輸出節點C充電至升壓電壓VPP，因而有電流從輸出節點C經MOS電晶體TP2、TN2和電阻R1、R2流至接地點。
控制信號SAEN變為L電平之後，接點B的電壓VB便比基準電壓VREF大，因而差動放大電路31輸出H電平電壓，使上拉用MOS電晶體TP1維持截止狀態。
因而，輸出節點C的電荷逐步放電。而且，接點B的電壓VB等於基準電壓VREF時，由該中間電壓發生電路輸出恆定輸出電壓VOUT。
但這種現有中間電壓發生電路，使輸出節點C處電荷放電的路徑以經過電阻R1、R2的路徑為主。
具體為說，為了減小消耗功率，將電阻R1、R2的電阻值設定得較高的話，便有輸出節點C充電至升至電壓後，放電至規定輸出電壓VOUT所需時間較長的缺點。
反之，為了高速獲得規定輸出電壓VOUT將電阻R1、R2的電阻值設定得較小的話，就有消耗電流增大的缺點。
象這樣，現有中間電壓發生電路，低消耗功率要求和高速要求屬於折衷關係，有無法充分滿足兩者要求的缺點。
圖28示出另一側現有中間電壓發生電路的構成。
電流鏡型差動放大電路31的負輸入端子輸入基準電壓VREF，其輸出端子連接有上拉用P溝道MOS電晶體TP1的柵極。該差動放大電路31由使能信號ENA控制，使能信號ENA為H電平時，便能夠動作。
MOS電晶體TP1的源極輸入充電泵電路的升壓電壓VPP，由漏極輸出一輸出電壓VOUT。MOS電晶體TP1的漏極與接地點之間串聯連接有電阻R1、R2。電阻R1與電阻R2的接點B與差動放大電路31的正輸入端子連接。
MOS電晶體TP1的漏極與接地點之間連接有N溝道MOS電晶體TN4。該MOS電晶體TN4的柵極輸入反相使能信號/ENA。
MOS電晶體TP1的漏極與接地點之間還連接有N溝道MOS電晶體TN5。該MOS電晶體TN5規模做得較小，專用於防止因過衝、亞閾值漏電流、與電源的電容耦合等所造成的輸出電壓VOUT的上升。
MOS電晶體TP1的漏極與接地點之間又連接有電容器C1。設置該電容器C1用於對差動放大電路31的反饋迴路補償相位延遲，使輸出電壓VOUT穩定。
具有上述構成的中間電壓發生電路，構成為由電流鏡型差動放大電路31檢測和放大基準電壓VREF與接點B電壓VB的電壓差，由該差動放大電路31的輸出驅動上拉用P溝道MOS電晶體TP1，保持輸出電壓VOUT恆定。
該中間電壓發生電路的輸出電壓VOUT與接點B電壓VB之間具有上述式(1)所示的關係。
具體來說，若VB＝VREF，則輸出電壓VOUT為恆定值。而且，即便升壓電壓VPP值有波動致使輸出電壓VOUT或多或少變動，也可以通過將該變動量反饋給差動放大電路31，使輸出電壓VOUT立即穩定為恆定值。
而且，利用規模較小的N溝道MOS電晶體TNS防止因過衝、與電源的電容耦合、上拉用P溝道MOS電晶體TP1的亞閾值電流等所造成的輸出電壓VOUT的上升。也就是說，MOS電晶體TN5具有總使輸出電壓VOUT下降的作用。
差動放大電路31具有一由與MOS電晶體TP1匹配得很好的P溝道型MOS電晶體所構成的電流鏡電路，以驅動P溝道型MOS電晶體TP1。具體來說，差動放大電路31的電流鏡電路由與該差動放大電路31所驅動的MOS電晶體相同導電型的MOS電晶體構成。
由此，中間電壓發生電路的截止特性較好，而且穩定時的誤差較小。
電容器C1具有對差動放大電路31的反饋迴路補償相位延遲，穩定輸出電壓VOUT的作用。
不使該中間電壓發生電路動作時，將使能信號ENA設定為L電平就行。
使能信號ENA為L電平時，差動放大電路31的輸出結點A的電壓等於電源電壓VDD，P溝道型MOS電晶體TP1處於截止狀態。而且，柵極輸入反相使能信號/ENA的N溝道型MOS電晶體TN4處於導通狀態，故而輸出電壓VOUT為接地電壓VSS。
而使該中間電壓發生電路動作以獲得規定輸出電壓VOUT時，將使能信號ENA設定為H電平就行。
使能信號ENA設定為H電平的話，P溝道型MOS電晶體TP1處於導通狀態，N溝道型MOS電晶體TN4處於截止狀態。
這時，由充電泵電路向輸出節點C提供電流，輸出節點C的電壓為恆定的輸出電壓VOUT。
但這種現有中間電壓發生電路，其缺點在於，如圖29所示，輸出電壓VOUT振蕩至輸出電壓VOUT穩定為恆定值需要相當的時間。
這樣，以往的缺點在於，無法同時滿足中間電壓發生電路低消耗功率要求和高速要求，而且由於輸出電壓振蕩，難以使該輸出電壓高速穩定為恆定電壓。
本發明正是為了解決上述缺點，其第一目的在於提供一種其中間電壓發生電路可同時滿足高速化和低消耗功率的非易失半導體存儲器。其第二目的在於提供一種其中間電壓發生電路可抑制輸出電壓振蕩，可高速穩定地輸出恆定電壓的非易失半導體存儲器。
為達到上述目的，本發明的中間電壓發生電路，包括以規定比值對輸出節點的輸出電壓分壓的第一分壓手段；輸入基準電壓與所述第一分壓手段所分得電壓的第一差動放大電路；以規定比值對所述輸出節點的輸出電壓分壓的第二分壓手段；輸入所述基準電壓與所述第二分壓手段所分得電壓的第二差動放大電路；加有第一電壓的第一端子；源極與所述第一端子連接，漏極與所述輸出節點連接，柵極加有所述第一差動放大電路輸出電壓的第一MOS電晶體；加有第二電壓的第二端子；源極與所述第二端子連接連接，漏極與所述輸出節點連接，柵極加有所述第二差動放大電路輸出電壓的第二MOS電晶體。
本發明的中間電壓發生電路，還包括輸入所述第二差動放大電路輸出電壓，使所述第二分壓手段的分壓比值變化，以便所述第二MOS電晶體處於截止狀態後所述第二MOS電晶體不再處於導通狀態的手段。
本發明的中間電壓發生電路，還包括待機時，使所述第一MOS電晶體處於導通狀態，所述第二MOS電晶體處於截止狀態，並且使所述第一分壓手段和所述第二分壓手段處於非動作狀態，將所述輸出節點設定為所述第一電壓，發生中間電壓時，使所述第一分壓手段和所述第二分壓手段處於動作狀態，根據所述第一差動放大電路輸出電壓使所述第一MOS電晶體動作，根據所述第二差動放大電路輸出電壓使所述第二MOS電晶體動作的手段。
本發明的中間電壓發生電路，還包括連接在所述輸出節點與所述第二端子之間，待機時不動作，發生中間電壓時起到恆流源作用的手段。
本發明的中間電壓發生電路，在所述第一電壓為將外部電源電壓升壓後的升壓電壓，所述第二電壓為接地電壓，所述第一MOS電晶體為P溝道MOS電晶體，所述第二MOS電晶體為N溝道MOS電晶體時，所述第一差動放大電路具有P溝道MOS電晶體構成的電流鏡電路，所述第二差動放大電路具有N溝道MOS電晶體構成的電流鏡電路。
本發明的中間電壓發生電路，其特徵在於包括以規定比值將輸出節點的輸出電壓分壓為多個的分壓手段；輸入基準電壓與所述分壓手段所分得一個電壓的第一差動放大電路；輸入所述基準電壓與所述分壓手段所分得另一電壓的第二差動放大電路；加有第一電壓的第一端子；源極與所述第一端子連接，漏極與所述輸出節點連接，柵極加有所述第一差動放大電路輸出電壓的第一MOS電晶體；加有第二串壓的第二端子；源極與所述第二端子連接，漏極與所述輸出節點連接，柵極加有所述第二差動放大電路輸出電壓的第二MOS電晶體。
本發明的中間電壓發生電路，還包括待機時，將所述第一MOS電晶體和所述第二MOS電晶體一起設定為截止狀態，並且將所述輸出節點設定為所述第二電壓，發生中間電壓時，根據所述第一差動放大電路輸出電壓使所述第一MOS電晶體動作，根據所述第二差動放大電路輸出電壓使所述第二MOS電晶體動作的手段。
本發明的中間電壓發生電路，在所述第一電壓為將外部電源電壓升壓後的升壓電壓，所述第二電壓為接地電壓，所述第一MOS電晶體為P溝道MOS電晶體，所述第二MOS電晶體為N溝道MOS電晶體時，所述第一差動放大電路具有P溝道MOS電晶體構成的電流鏡電路，所述第二差動放大電路具有N溝道MOS電晶體構成的電流鏡電路。
本發明的中間電壓發生電路，還包括所述輸出節點與所述第二端子之間連接的電容器。
本發明的中間電壓發生電路，包括以規定比值對輸出節點的輸出電壓分壓的分壓手段；輸入基準電壓與所述分壓手段所分得電壓的差動放大電路；加有第一電壓的第一端子；加有第二電壓的第二端子；源極與所述第一端子連接，漏極與所述輸出節點連接，柵極加有所述差動放大電路輸出電壓的第一MOS電晶體；規模比所述第一MOS電晶體規模小，源極與所述第一端子連接，柵極和漏極與所述第一MOS電晶體的柵極連接的第二MOS電晶體。
本發明的中間電壓發生電路，還包括待機時將所述第一MOS電晶體設定為截止狀態，並將所述輸出節點設定為所述第二電壓，發生中間電壓時，根據所述第一差動放大電路輸出電壓使所述第一MOS電晶體動作的手段。
本發明的中間電壓發生電路，在所述第一電壓為將外部電源電壓升壓後的升壓電壓，所述第二電壓為接地電壓，所述第一MOS電晶體為P溝道MOS電晶體時，所述差動放大電路具有P溝道MOS電晶體構成的電流鏡電路。
本發明的中間電壓發生電路，還包括連接在所述輸出節點與所述第二端子之間，起到恆流源作用的手段，又包括所述輸出節點與所述第二端子之間連接的電容器。
本發明的中間電壓發生電路，包括以規定比值對輸出節點的輸出電壓分壓的分壓手段；輸入基準電壓與所述分壓手段所分得電壓的第一和第二差動放大電路；加有第一電壓的第一端子；漏極與所述第一端子連接，漏極與所述輸出節點連接，柵極加有所述第一差動放大電路輸出電壓的第一MOS電晶體；加有第二電壓的第二端子；源極與所述第二端子連接，漏極與所述輸出節點連接，柵極加有所述第二差動放大電路輸出電壓的第二MOS電晶體；規模比所述第一MOS電晶體規模小，源極與所述第一端子連接，柵極和漏極與所述第一MOS電晶體柵極連接的第三MOS電晶體；規模比所述第二MOS電晶體規模小，源極與所述第二端子連接，柵極和漏極與所述第二MOS電晶體柵極連接的第四MOS電晶體。
本發明的中間電壓發生電路，還包括待機時，將所述第一MOS電晶體和所述第二MOS電晶體一起設定為截止狀態，並且將所述輸出節點設定為所述第二電壓，發生中間電壓時，根據所述第一差動放大電路的輸出電壓使所述第一MOS電晶體動作，根據所述第二差動放大電路輸出電壓使所述第二MOS電晶體動作的手段。
本發明的中間電壓發生電路，在所述第一電壓為將外部電源電壓升壓後的升壓電壓，所述第二電壓為接地電壓，所述第一MOS電晶體為P溝道MOS電晶體，所述第二MOS電晶體為N溝道MOS電晶體時，所述第一差動放大電路具有P溝道MOS電晶體構成的電流鏡電路，所述第二差動放大電路具有N溝道MOS電晶體構成的電流鏡電路。
本發明的中間電壓發生電路，還包括連接在所述輸出節點與所述第二端子之間、起到恆流源作用的手段，又包括所述輸出節點與所述第二端子之間連接的電容器。
本發明的中間電壓發生電路，包括以規定比值對輸出節點的輸出電壓分壓的分壓手段；輸入基準電壓與所述分壓手段所分得電壓的差動放大電路；加有第一電壓的第一端子；加有第二電壓的第二端子；源極與所述第一端子連接，漏極與所述輸出節點連接的第一MOS電晶體；規模比所述第一MOS電晶體規模小，源極與所述第一端子連接，柵極和漏極與所述第一MOS電晶體柵極連接的第二MOS電晶體；規模比所述第一MOS電晶體規模小，源極與所述第二端子連接，漏極與所述第一MOS電晶體柵極連接，柵極加有所述差動放大電路輸出電壓的第三MOS電晶體。
本發明的中間電壓發生電路，還包括規模比所述第一MOS電晶體規模小，源極與所述第二端子連接，柵極和漏極與所述第三MOS電晶體柵極連接的第四MOS電晶體。
本發明的中間電壓發生電路，還包括待機時，將所述第一MOS電晶體設定為截止狀態，並且將所述輸出節點設定為所述第二電壓，發生中間電壓時，根據所述第一差動放大電路輸出電壓使所述第一MOS電晶體動作的手段。
本發明的中間電壓發生電路，在所述第一電壓為將外部電源電壓升壓後的升壓電壓，所述第二電壓為接地電壓，所述第一MOS電晶體為P溝道MOS電晶體，所述第三MOS電晶體為N溝道MOS電晶體時，所述差動放大電路具有N溝道MOS電晶體構成的電流鏡電路，所述差動放大電路由外部電源電壓驅動。
本發明的中間電壓發生電路，還包括連接在所述輸出節點與所述第二端子之間，起到恆流源作用的手段；又包括所述輸出節點與所述第二端子之間連接的電容器。
本發明的中間電壓發生電路，包括以規定比值對輸出節點的輸出電壓分壓的分壓手段；輸入基準電壓與所述分壓手段所分得電壓的第一和第二差動放大電路；加有第一電壓的第一端子；源極與所述第一端子連接，漏極與所述輸出節點連接的第一MOS電晶體；加有第二電壓的第二端子；源極與所述第二端子連接，漏極與所述輸出節點連接的第二MOS電晶體；規模比所述第一MOS電晶體規模小，源極與所述第一端子連接，柵極和漏極與所述第一MOS電晶體柵極連接的第三MOS電晶體；規模比所述第一MOS電晶體規模小，源極與所述第二端子連接，漏極與所述第一MOS電晶體柵極連接，柵極加有所述第一差動放大電路輸出電壓的第四MOS電晶體；規模比所述第二MOS電晶體規模小，源極與所述第二端子連接，柵極和漏極與所述第二MOS電晶體柵極連接的第五MOS電晶體。
本發明的中間電壓發生電路，還包括規模比所述第一MOS電晶體規模小，源極與所述第二端子連接，柵極和漏極與所述第四MOS電晶體柵極連接的第六MOS電晶體。
本發明的中間電壓發生電路，還包括待機時，將所述第一MOS電晶體和所述第二MOS電晶體一起設定為截止狀態，並且將所述輸出節點設定為所述第二電壓，發生中間電壓時，根據所述第一差動放大電路的輸出電壓使所述第一MOS電晶體動作，根據所述第二差動放大電路輸出電壓使所述第二MOS電晶體動作的手段。
本發明的中間電壓發生電路，在所述第一電壓為將外部電源電壓升壓後的升壓電壓，所述第二電壓為接地電壓，所述第一MOS電晶體為P溝道MOS電晶體，所述第二和第四MOS電晶體為N溝道MOS電晶體時，所述第一和第二差動放大電路均具有N溝道MOS電晶體構成的電流鏡電路；所述第一和第二差動放大電路均由外部電源電壓驅動。
本發明的中間電壓發生電路，還包括連接在所述輸出節點與所述第二端子之間，起到恆流源作用的手段，又包括所述輸出節點與所述第二端子之間連接的電容器。
本發明的中間電壓發生電路，在上述中間電壓發生電路中還包括根據控制信號切換開關，使所述分壓手段的分壓比值變化，並由所述輸出節點輸出滿足所述分壓手段分壓比值的輸出電壓用的開關手段。
所述開關手段包括如下構成部分形成在設定為與所述輸出節點電壓相同電壓的半導體襯底中，源極與所述輸出節點連接，柵極輸入所述控制信號的多個開關用MOS電晶體；各個開關用MOS電晶體漏極間分別連接有一個的多個電阻；所述多個電阻當中位於其端部的一個電阻與所述分壓手段連接。
本發明的非易失半導體存儲器，至少包括一個上述中間電壓發生電路，在讀出、編程、擦除、驗證等各模式中，向存儲陣列的存儲單元提供由所述中間電壓發生電路產生的中間電壓，以執行各個模式。本發明的非易失半導體存儲器，包括上述中間電壓發生電路，在讀出、編程、擦除、驗證等各模式中，僅由所述中間電壓發生電路產生提供給存儲陣列存儲單元柵極、源極或漏極的電壓，以執行各個模式。


圖1為本申請第1發明的實施形態中間電壓發生電路的電路圖。
圖2表示圖1的差動放大電路31A的結構的一個例子。
圖3表示圖1的差動放大電路31B的結構的一個例子。
圖4是就第1發明將輸出電壓變化和已有的情況加以比較的圖。
圖5表示中間電壓發生系統。
圖6是表示圖5的基準電壓發生電路的結構的一個例子的電路圖。
圖7表示圖6的基準電壓發生電路的特性。
圖8是表示圖26的中間電壓發生電路的變形例的電路圖。
圖9表示圖8的差動放大電路31A的結構的一個例子。
圖10表示圖8的差動放大電路31B的結構的一個例子。
圖11為本申請的第2發明的第1實施形態中間電壓發生電路的電路圖。
圖12是就第2發明將輸出電壓變化和已有的情況加以比較的圖。
圖13是圖11的電路的控制系統模型圖。
圖14為本申請第2發明的第2實施形態中間電壓發生電路的電路圖。
圖15為本申請第2發明的第3實施形態中間電壓發生電路的電路圖。
圖16為本申請第2發明的第4實施形態中間電壓發生電路的電路圖。
圖17表示圖15和圖16的差動放大電路31B』和31B」的一個例子。
圖18為本申請第2發明的第5實施形態中間電壓發生電路的電路圖。
圖19為本申請第2發明的第6實施形態中間電壓發生電路的電路圖。
圖20為本申請第2發明的第7實施形態中間電壓發生電路的電路圖。
圖21為本申請第2發明的第8實施形態中間電壓發生電路的電路圖。
圖22表示輸出電壓變化的模擬結果。
圖23表示自動編程模式的流程的流程圖。
圖24表示中間電壓發生系統。
圖25是表示齊納二極體型基準電壓發生電路的結構的一個例子的電路圖。
圖26是表示Widlar型基準電壓發生電路的結構的一個例子的電路圖。
圖27是表示已有的中間電壓發生電路的結構的一個例子的電路圖。
圖28是表示已有的中間電壓發生電路的結構的一個例子的電路圖。
圖29表示圖28的電路的輸出電壓波形。
下面參照附圖對本發明的非易失性半導體存儲器詳細加以說明。
圖1表示具有本申請的第1發明的實施形態的中間電壓發生電路的非易失性半導體存儲器。
本實施形態的中間電壓發生電路是圖27的中間電壓發生電路的改良。
在電流鏡型差動放大電路31A的負輸入端子上輸入基準電壓VREF，在其輸出端子上連接上拉用P溝道MOS電晶體TP1的柵極。而在MOS電晶體TP1的柵極和接地點之間連接N溝道MOS電晶體TN1A。
在MOS電晶體TP1的源極輸入充電泵電路的升壓電壓VPP，輸出電壓VOUT從漏極輸出。在MOS電晶體TP1的漏極與接地點之間串聯連接著電阻R1、R2和並聯連接的MOS電晶體TP2A、TN2A。
電阻R1和R2的連接點B1連接於差動放大器31A的正輸入端子上。
在電流鏡型差動放大電路31B的負輸入端子上輸入基準電壓VREF，在其輸出端子上連接下拉用N溝道MOS電晶體TN6的柵極。而在MOS電晶體TN6的柵極和接地點之間連接N溝道MOS電晶體TN1B。
在MOS電晶體TN6的源極輸入接地電壓VSS，輸出電壓VOUT從漏極輸出。在MOS電晶體TN6的漏極和接地點之間串聯連接著電阻R3～R5和並聯連接的MOS電晶體TP2B、TN2B。
電阻R3和電阻R4的連接點B2連接於差動放大電路31B的正輸入端子上。在接地點和連接點B3之間連接著N溝道MOS電晶體TN7。
差動放大電路31B的輸出節點A2經過倒相器32連接於MOS電晶體TN7的柵極。
又在MOS電晶體TP1、TN6的漏極和接地點之間串聯連接N溝道MOS電晶體TN3和耗盡型N溝道MOS電晶體DN1。MOS電晶體DN1的柵極和源極相互連接。
MOS電晶體TN1A、TN1B、TP2A、TN2B的柵極上輸入控制信號SEAN，MOS電晶體TN2A、TN2B、TN3的柵極上輸入控制信號/SEAN。
還有，電阻R1～R5除了多晶矽電阻等電阻元件外，也可以由MOS電晶體和二極體等構成。
圖2表示圖1的電流鏡型差動放大電路31A的結構的一個例子。圖3表示圖1的電流鏡型差動放大電路31B的結構的一個例子。
差動放大電路31A為了驅動P溝道MOS電晶體TP1，具有與該MOS電晶體TP1匹配良好的P溝道MOS電晶體構成的電流鏡電路。
即P溝道型MOS電晶體TP3、TP4的源極連接於VPP側的電源端子上。MOS電晶體TP3、TP4的柵極相互連接，其連接點連接於MOS電晶體TP4的漏極上。
N溝道型MOS電晶體TN8的源極經過N溝道型MOS電晶體TN10連接於VSS側的電源端子上，漏極連接於MOS電晶體TP3的漏極上。N溝道型MOS電晶體TN9的源極經過MOS電晶體TN10連接於VSS側電源端子上，漏極連接於MOS電晶體TP4的漏極上。
基準電壓VREF加在MOS電晶體TN8的柵極上，連接點B1的電壓VB1加在MOS電晶體TN9的柵極上。差動放大電路31A的輸出電壓VA1從MOS電晶體TP3、TN8的漏極輸出。在MOS電晶體TN10的柵極上加上控制信號/SAEN。
差動放大電路31B為了驅動N溝道型MCS電晶體TN6，具有與該MOS電晶體TP6匹配良好的N溝道MOS電晶體構成的電流鏡電路。
即N溝道型MOS電晶體TN11、TN12的原極連接於VSS側的電源端子上。MOS電晶體TN11、TN12的柵極相互連接，其連接點連接於MOS電晶體TN12的漏極上。
P溝道型MOS電晶體TP6的源極經過P溝道型MOS電晶體TP8連接於VPP側的電源端子上，漏極連接於MOS電晶體TN11的漏極上。P溝道型MOS電晶體TP7的源極經過MOS電晶體TP8連接於VPP側電源端子上，漏極連接於MOS電晶體TN12的漏極上。
基準電壓VREF加在MOS電晶體TP6的柵極上，連接點B2的電壓VB2加在MOS電晶體TP7的柵極上。差動放大電路31B的輸出電壓VA2從MOS電晶體TP6、TN11的漏極輸出。在MOS電晶體TP8的柵極上加上控制信號SAEN。
以此可以使中間電壓發生電路的截止特性良好，同時使穩定時的誤差小。
具有上述結構的中間電壓發生電路具有能夠藉助於電流鏡型差動放大電路31A，檢測出基準電壓VREF與連接點B1的電壓VB1的差，加以放大，並以該差動放大電路31A的輸出驅動上拉用的P溝道MOS電晶體TP1，使輸出電壓VOUT保持恆定的結構。
同時具有能夠藉助於電流鏡型差動放大電路31B，檢測出基準電壓VREF與連接點B2的電壓VB2的差，加以放大，並以該差動放大電路31B的輸出驅動下拉用N溝道MOS電晶體TN6，使輸出電壓VOUT保持恆定的結構。
也就是說，在本實施形態，預先把輸出節點C的電壓充電到升壓電壓VPP，然後在將輸出節點C的電荷放電，使輸出電壓VOUT穩定於一定值的類型的中間電壓發生電路中，除設置上拉用P溝道MOS電晶體TP1外，還設置下拉用N溝道MOS電晶體TN6。
在下拉用N溝道MOS電晶體TN6一側也設置差動放大電路31B的反饋迴路。
如圖4所示，藉助於此，可以把使輸出節點C的電壓從升壓電壓VPP降低到規定的輸出電壓VOUT並穩定下來的時間縮短到很短。
可以藉助於設置下拉用N溝道MOS電晶體TN6，加大電阻R1、R2的電阻值，又可以使經過電阻R1、R2流往接地點的電流減小，因此，在輸出電壓VOUT穩定時，和以往相比電力消耗可以降低。
藉助於設置倒相器32和MOS電晶體TN7，下拉用N溝道MOS電晶體TN6在輸出電壓VOUT下降到規定的電壓時即停止使輸出節點C的電壓下降。因此，輸出節點C的電壓只用上拉用P溝道MOS電晶體TP1控制，可以防止輸出電壓VOUT的振蕩。
下面說明圖1的中間電壓發生電路的動作。
不讓該中間電壓發生電路動作時，只要把控制信號SAEN設定於高(H)電平即可。
在控制信號SAEN為H電平時，MOS電晶體TN1A、TN1B處於導通狀態，MOS電晶體(傳輸門)TP2A、TP2B、TN2A、TN2B及MOS電晶體TN3處於截止狀態。總之，差動放大電路31的輸出節點A變成接地電壓VSS，MOS電晶體TP1經常處於導通狀態。另一方面，MOS電晶體TP2A、TP2B、TN2A、TN2B、TN3、TN6為截止狀態，因此，輸出電壓為升壓電壓VPP。
又，在使該中間電壓發生電路動作，得到規定的輸出電壓VOUT時，只要把控制信號SAEN設定於低(L)電平即可。
一旦使控制信號SAEN為L電平，MOS電晶體TN1A、TN1B即變成截止狀態，MOS電晶體(傳輸門)TP2A、TP2B、TN2A、TN2B及MOS電晶體TN3變成導通狀態。
又由於輸出節點C被充電到升壓電壓VPP，電流從輸出節點C經過MOS電晶體TP2A、TN2A及電阻R1、R2流往接地點，同時從輸出節點C經過MOS電晶體TP2B、TN2B及電阻R3～R5流往接地點。
這時，連接點B1、B2的電壓VB1、VB2都比基準電壓VREF大，因此，差動放大電路31A、31B的輸出為H電平，上拉用MOS電晶體TP1變成截止狀態，，下拉用MOS電晶體TN6變成導通狀態。
因而，輸出節點C的電荷可以通過從輸出節點C經電阻R1、R2的途徑、從節點C經電阻R3～R5的途徑，以及經下拉用N溝道MOS電晶體TN6的途徑向接地點放電。
總之，即使電阻R1～R5的電阻值用得大，也可以使輸出節點C的電壓下降得比已有的情況快。而且由於電阻R1～R5的電阻值大，輸出電壓穩定時的消耗電力也小。
另一方面，一旦輸出節點C的電壓下降得低於規定數值，連接點B2的電壓VB2變得比基準電壓VREF小，差動放大電路31B的輸出即變成L電平，下拉用MOS電晶體TN6變成截止狀態。
又，差動放大電路31B的輸出經過倒相器32輸入MOS電晶體TN7的柵極。因而，一旦差動放大電路31B的輸出變成L電平，MOS電晶體TN7即變成導通狀態，連接點B2的電壓VB2進一步下降。
總之，具有在輸出電壓VOUT下降到低於規定值(想得到的中間電壓)後，下拉用MOS電晶體TN6維持截止狀態直到輸出電壓VOUT穩定於該規定值的結構。
這時，連接點B1的電壓VB1變得比基準電壓VREF小，因此，差動放大電路31A的輸出變成L電平，上拉用MOS電晶體TP1變成導通狀態。於是，在連接點B1的電壓VB1與基準電壓VREF相等的時刻，該中間電壓發生電路輸出恆定的輸出電壓VOUT。
這樣，採用本申請的第1發明，預先把輸出節點C的電壓充電到升壓電壓VPP，然後，在將輸出節點C的電荷放電，使輸出電壓VOUT穩定於一定值的類型的中間電壓發生電路中，除設置上拉用P溝道MOS電晶體TP1外，還設置下拉用的N溝道MOS電晶體TN6。
又，控制下拉用N溝道MOS電晶體TN6，使得將輸出節點C的電壓(升壓電壓VPP)急速下降，而且輸出節點C的電壓比規定值低時及其以後，維持截止狀態，直到輸出節點C的電壓穩定於規定值。
因而，如圖4所示，可以把使輸出節點C的電壓從升壓電壓VPP變成規定的輸出電壓VOUT並穩定下來的時間縮短到很短。
可以藉助於設置下拉用N溝道MOS電晶體TN6，加大電阻R1、R2的電阻值，又可以使經過電阻R1、R2流往接地點的電流減小，因此，在輸出電壓VOUT穩定時的電力消耗可以降低。
又，下拉用N溝道MOS電晶體TN6在輸出電壓VOUT下降到規定的電壓時，即停止使輸出節點C的電壓下降。因此，輸出節點C的電壓只用上拉用P溝道MOS電晶體TP1控制，可以有效防止輸出電壓VOUT的振蕩。
藉助於此，可以同時滿足降低電力消耗和高速化兩個要求。
下面對本申請的第2個發明加以說明。
圖5簡單表示具有本發明的中間電壓發生電路的非易失性半導體存儲器的總體圖。
充電泵電路11產生升壓電壓VPP，基準電壓發生電路12產生基準電壓VREF。中間電壓發生電路13對應於編程模式和檢驗模式等各種模式，以基準電壓VREF為基準，根據升壓電壓VPP產生規定的輸出電壓VOUT。
內部地址信號(或外部地址信號)A0～An經過地址寄存器24傳送到行解碼器25和列解碼器26。而中間電壓發生電路13的輸出電壓VOUT經過行解碼器25加在由地址信號A0～An選擇的規定的字線上。
還有，在編程模式時，數據經過輸入輸出緩衝器26』、寫入電路27和選擇電路28，傳送到存儲單元陣列29的規定的存儲單元。
又，在讀出模式時，數據經過選擇電路28及讀出放大器30用於驗證或再經過輸入輸出緩衝器26』輸出到晶片外部。
又，在擦除模式時，由擦除切換電路30』切換加在存儲單元源極上的電壓。
圖6表示圖5的基準電壓發生電路12的結構的一個例子。
該基準電壓發生電路與圖24所示的已有的Widlar型BGR(帶隙參考電路)不同，其特點是，沒有雙極電晶體。
也就是說，差動放大電路33的輸出加在P溝道MOS電晶體TP9的柵極上。差動放大電路33由MOS電晶體構成。
MOS電晶體TP9的源極連接於VDD側的電源端子上，基準電壓VREF從漏極輸出。
在MOS電晶體TP9的漏極和接地點之間，串聯連接著電阻R6和二極體D1。電阻R6和二極體D1的連接點連接於差動放大電路33的負輸入端子上。
又，在MOS電晶體TP9的漏極和接地點之間，還串聯連接著電阻R7、電阻8和二極體2。電阻R7和電阻R8的連接點連接於差動放大電路33的正輸入端子上。
使用於該基準電壓發生電路的正向二極體D1、D2對過程條件的依賴性很小，因此可以使其特性非常穩定。又如圖7所示，該基準電壓發生電路對外電源VDD的依賴性很小，因此可以產生穩定的基準電壓VREF。
圖8表示圖4的中間電壓發生電路13的結構的一個例子。
在電流鏡型差動放大電路31A的負輸入端子上輸入基準電壓VREF，在其輸出端子上連接上拉用的P溝道MOS電晶體TP1的柵極。
在MOS電晶體TP1的源極輸入充電泵電路的升壓電壓VPP，輸出電壓VOUT從漏極輸出。
又在電流鏡型差動放大電路31B的負輸入端子上輸入基準電壓VREF，在其輸出端子上連接下拉用N溝道MOS電晶體TP6的柵極。
在MOS電晶體TP6的源極輸入接地電壓VSS，輸出電壓VOUT從漏極輸出。
在MOS電晶體TP1、TN6的漏極和接地點之間串聯連接電阻R1～R3。電阻R1和電阻R2的連接點B1連接於差動放大電路31B的正輸入端子上，電阻R2和電阻R3的連接點B2連接於差動放大電路31A的正輸入端子上。
在MOS電晶體TP1、TN6的漏極和接地點之間還連接N溝道MOS電晶體TN4。在MOS電晶體TN4的柵極上輸入反相使能信號/ENA。
在MOS電晶體TP1、TN6的漏極和接地點之間還連接電容器C1。該電容器C1是為了對差動放大電路31A、31B的反饋迴路補償相位延遲，使輸出電壓VOUT穩定而設定的。
在具有上述結構的中間電壓發生電路中，具有能夠藉助於電流鏡型差動放大電路31A，檢測出基準電壓VREF與連接點B2的電壓VB2的差，加以放大，並以該差動放大電路31A的輸出驅動上拉用P溝道MOS電晶體TP1，使輸出電壓VOUT保持恆定的結構。
還具有能夠藉助於電流鏡型差動放大電路31B，檢測出基準電壓VREF與連接點B1的電壓VB1的差，加以放大，並以該差動放大電路31B的輸出驅動下拉用N溝道MOS電晶體TN6，使輸出電壓VOUT保持恆定的結構。
也就是說，輸出節點C的電壓藉助於上拉用MOS電晶體TP1及下拉用MOS電晶體TN6的通斷控制，從接地電壓VSS(也可以是升壓電壓VPP)變成規定的中間電壓。
這時，一旦將差動放大電路31A、31B的正端輸入電壓設定為相同，輸出電壓變得容易振蕩，因此，將差動放大電路31A、31B的正端輸入電壓分別設定為不相同的值，在設定輸出電壓VOUT時設置不靈敏區，防止輸出電壓VOUT發生振蕩。
圖9表示圖8的電流鏡型差動放大電路31A的結構的一個例子。圖10表示圖8的電流鏡型差動放大電路31B的結構的一個例子。
差動放大電路31A為了驅動P溝道MOS電晶體TP1，具有與該MOS電晶體TP1匹配良好的P溝道MOS電晶體構成的電流鏡電路。
即P溝道型MOS電晶體TP3、TP4的源極連接於VPP側的電源端子上。MOS電晶體TP3、TP4的柵極相互連接，其連接點連接於MOS電晶體TP4的漏極上。
N溝道型MOS電晶體TN8的源極經過N溝道型MOS電晶體TN10連接於VSS側的電源端子上，漏極連接於MOS電晶體TP3的漏極上。N溝道型MOS電晶體TN9的源極經過MOS電晶體TN10連接於VSS側電源端子上，漏極連接於MOS電晶體TP4的漏極上。
在VPP側電源端子與MOS電晶體TP3、TP8的漏極之間連接著P溝道MOS電晶體TP5。
基準電壓VREF加在MOS電晶體TN8的柵極上，連接點B2的電壓VB2加在MOS電晶體TN9的柵極上。差動放大電路31A的輸出電壓VA1從MOS電晶體TP3、TN8的漏極輸出。
在MOS電晶體TP5、TN10的柵極加以使能信號ENA。
差動放大電路31B為了驅動N溝道型MOS電晶體TN6，具有與該MOS電晶體TN6匹配良好的N溝道型MOS電晶體構成的電流鏡電路。
即N溝道型MOS電晶體TN11、TN12的源極連接於VSS側的電源端子上。MOS電晶體TN11、TN12的柵極相互連接，其連接點連接於MOS電晶體TN12的漏極上。
P溝道型MOS電晶體TP6的源極經過P溝道型MOS電晶體TP8連接於VPP側的電源端子上，漏極連接於MOS電晶體TN11的漏極上。P溝道型MOS電晶體TP7的源極經過MOS電晶體TP8連接於VPP側電源端子上，漏極連接於MOS電晶體TN12的漏極上。
在VSS側電源端子與MOS電晶體TP6、TN11的漏極之間連接著N溝道MOS電晶體TN13。
基準電壓VREF加在MOS電晶體TP6的柵極上，連接點B1的電壓VB1加在MOS電晶體TP7的柵極上。差動放大電路31B的輸出電壓VA2從MOS電晶體TP6、TN11的漏極輸出。
在MOS電晶體TP8、TN13的柵極加上反相使能信號/ENA。
以此可以使中間電壓發生電路的截止特性變好，同時使穩定時的誤差變小。
下面對圖8的中間電壓發生電路的動作加以說明。
不使該中間電壓發生電路動作時，只要把使能信號ENA設定於L電平即可。
在使能信號ENA為L電平的情況下，差動放大電路31A的輸出變成H電平(VPP)，差動放大電路31B的輸出變成L電平(VSS)。因而，上拉用的MOS電晶體TP1和下拉用MOS電晶體TN6一起變成截止狀態。
另一方面，由於MOS電晶體TN4變成導通狀態，輸出節點C的電壓變成接地電壓VSS。
又，要使該中間電壓發生電路動作得到規定的輸出電壓VOUT時，只要把使能信號ENA設定於H電平即可。
一旦使能信號ENA為H電平，差動放大電路31A、31B即能夠動作，同時MOS電晶體TN4變成截止狀態。
又，在使能信號ENA變成H電平的最初，輸出節點C由於其電壓為接地電壓VSS，連接點B1、B2的電壓VB1、VB2同時變得比基準電壓VREF小。因此，差動放大電路31A、31B的輸出變成L電平，上拉用MOS電晶體TP1變成導通狀態，下拉用MOS電晶體TN6變成截止狀態。
於是，輸出節點C的電壓逐步上升。
另一方面，輸出節點C的電壓上升，連接點B1的電壓VB1變得比基準電壓VREF大，則差動放大電路31B的輸出變成H電平，下拉用MOS電晶體TN6變成導通狀態。
總而言之，在輸出電壓VOUT上升到規定值(不靈敏區的下限)以上後，下拉用MOS電晶體TN6變成導通狀態，輸出電壓VOUT的上升受到抑制。
而且，輸出節點C的電壓進一步上升，連接點B2的電壓VB2變得比基準電壓VREF大，則差動放大電路31A的輸出變成H電平，上拉用MOS電晶體TP1變成截止狀態。
總而言之，在輸出電壓VOUT上升到規定值(不靈敏帶的上限)以上後，上拉用MOS電晶體TP1變成截止狀態，使輸出電壓VOUT下降。
因而，輸出電壓VOUT在不靈敏區範圍內能夠保持在一定值。
圖11表示具有本申請第2發明第1實施形態的中間電壓發生電路的非易失性半導體存儲器。
本實施形態的中間電壓發生電路是圖28的中間電壓發生電路的改良。
在電流鏡型差動放大電路31A的負輸入端子上輸入基準電壓VREF，在其輸出端子上連接上拉用P溝道MOS電晶體TP1的柵極。該差動放大電路31由使能信號ENA控制，在使能信號為H電平時能夠動作。
在MOS電晶體TP1的源極輸入充電泵電路的升壓電壓VPP，輸出電壓VOUT從漏極輸出。在MOS電晶體TP1的漏極與接地點之間串聯連接著電阻R1、R2。電阻R1和電阻R2的連接點B連接在差動放大電路31A的正輸入端子上。
在MOS電晶體TP1的漏極與接地點之間連接著N溝道MOS電晶體TN4。在該MOS電晶體TN4的柵極上輸入反相使能信號/ENA。
在MOS電晶體TP1的漏極與接地點之間還連接著N溝道MOS電晶體TN5。該MOS電晶體TN5的規模做得比較小，是為了防止由於過衝、亞閾值漏電流、與電源的電容耦合等引起輸出電壓VOUT上升而設置的。
在MOS電晶體TP1的漏極與接地點之間又連接著電容C1。該電容器C1是為了對差動放大電路的反饋迴路補償相位延遲，使輸出電壓VOUT穩定而設的。
還在VPP側電源端子與差動放大電路31A的輸出節點A之間連接P溝道MOS電晶體TP20。MOS電晶體TP20的柵極和漏極相互連接。
MOS電晶體TP20的規模(驅動力)設定得比上拉用MOS電晶體TP1的規模(驅動力)小。例如在MOS電晶體TP20的規模取1的情況下，上拉用MOS電晶體TP1的規模做成N。
還有，使用具有例如圖8所示的P溝道MOS電晶體構成的電流鏡電路的差動放大電路31A。
具有上述結構的中間電壓發生電路中，將規模小的P溝道MOS電晶體TP20連接於VPP側電源端子與差動放大電路31A的輸出節點A之間。
由於設置該MOS電晶體TP20，如圖12所示，能夠有效地防止輸出電壓VOUT的振蕩，迅速得到穩定的中間電壓。
圖13示出圖11的中間電壓發生電路的簡單的控制系統模型。
K1相當於電流鏡型差動放大電路，K2相當於上拉用P溝道MOS電晶體。而a相當於新設置的小規模的MOS電晶體的電阻，b相當於上拉用P溝道MOS電晶體的柵極電容。
本實施形態的中間電壓發生電路與已有的中間電壓發生電路相比，只有存在電阻a這一點不相同。
而且該電阻a由於可以使差動放大電路的反饋迴路的電容b的影響減小，即可以使K1的輸出不延遲地輸入K2，可以使反饋速度變快，抑制輸出電壓VOUT的振蕩。
圖14表示具有本申請第2發明第2實施形態的中間電壓發生電路的非易失性半導體存儲器。
本實施形態的中間電壓發生電路是圖8的中間電壓發生電路的改良。
在電流鏡型差動放大電路31A的負輸入端子上輸入基準電壓VREF，在其輸出端子上連接上拉用P溝道MOS電晶體TP1的柵極。該差動放大電路31A由使能信號ENA控制，在使能信號ENA為H電平時能夠動作。
在MOS電晶體TP1的源極輸入充電泵電路的升壓電壓VPP，輸出電壓VOUT從漏極輸出。
在電流鏡型差動放大電路31B的負輸入端子上輸入基準電壓VREF，在其輸出端子上連接下拉用N溝道MOS電晶體TN6的柵極。該差動放大電路31B由使能信號ENA控制，在使能信號ENA為H電平時能夠動作。
在MOS電晶體TN6的源極輸入接地電壓VSS，輸出電壓VOUT從漏極輸出。
在MOS電晶體TP1、TN6的漏極與接地點之間串聯連接著電阻R1、R2。電阻R1和電阻R2的連接點B連接在差動放大電路31A、31B的正輸入端子上。
又，在MOS電晶體TP1、TN6的漏極與接地點之間連接著N溝道MOS電晶體TN4。在該MOS電晶體TN4的柵極上輸入反相使能信號/ENA。
在MOS電晶體TP1、TN6的漏極與接地點之間還連接著電容C1。該電容器C1是為了對差動放大電路31A、31B的反饋迴路補償相位延遲，使輸出電壓VOUT穩定而設的。
在VPP側電源端子與差動放大電路31A的輸出節點A1之間連接P溝道MOS電晶體TP20。MOS電晶體TP20的柵極和漏極相互連接。
MOS電晶體TP20的規模(驅動力)設定得比上拉用MOS電晶體TP1的規模(驅動力)小。例如在MOS電晶體TP20的規模取1的情況下，上拉用MOS電晶體TP1的規模做成N。
還在VSS側電源端子與差動放大電路31B的輸出節點A2之間連接N溝道MOS電晶體TN20。MOS電晶體TN20的柵極和漏極相互連接。
MOS電晶體TN20的規模(驅動力)設定得比下拉用MOS電晶體TN6的規模(驅動力)小。例如在MOS電晶體TN20的規模取1的情況下，下拉用MOS電晶體TN6的規模做成N。
還有，使用具有例如圖9所示的P溝道MOS電晶體構成的電流鏡電路的差動放大電路31A。使用具有例如圖10所示的N溝道MOS電晶體構成的電流鏡電路的差動放大電路31B。
具有上述結構的中間電壓發生電路中，將規模小的P溝道MOS電晶體TP20連接於VPP側電源端子與差動放大電路31A的輸出節點A1之間，並且將規模小的N溝道MOS電晶體TN20被連接於VSS側電源端子與差動放大電路31B的輸出節點A2之間。
由於設置該MOS電晶體TP20、TN20，能夠有效地防止輸出電壓VOUT的振蕩，迅速得到穩定的中間電壓。
又，在本實施形態例中，藉助於MOS電晶體TP20、TN20，消除了反饋的延遲，防止輸出電壓發生振蕩。因此在進行輸出電壓的設定時不必設置不靈敏區，在差動放大電路31A、31B的正輸入端子上加上相同的輸入電壓VB，可以得到規定的輸出電壓VOUT。
又由於設置下拉用MOS電晶體，也就不需要經常處於導通狀態的洩流用MOS電晶體(相當於圖11的TN5)。
圖15表示具有本申請第2發明第3實施形態的中間電壓發生電路的非易失性半導體存儲器。
在電流鏡型差動放大電路31B』的負輸入端子上輸入基準電壓VREF，在其輸出節點上連接N溝道MOS電晶體TN21的柵極。又在VSS側電源端子(接地點)與差動放大電路31B』的輸出節點之間連接N溝道MOS電晶體TN22。MOS電晶體TN22的柵極與漏極相互連接。
MOS電晶體TN21的源極連接於接地點，其漏極連接上拉用P溝道MOS電晶體TP1的柵極。又在VPP側電源端子與MOS電晶體TN21的漏極之間並聯連接P溝道MOS電晶體TP20、TP21。MOS電晶體TP20的柵極與漏極相互連接，MOS電晶體TP21的柵極上輸入使能信號ENA。
在MOS電晶體TP1的源極輸入充電泵電路的升壓電壓VPP，輸出電壓VOUT從漏極輸出。在MOS電晶體TP1的漏極與接地點之間串聯連接著電阻R1、R2。電阻R1和電阻R2的連接點B連接在差動放大電路31A的正輸入端子上。
又，在MOS電晶體TP1的漏極與接地點之間連接著N溝道MOS電晶體TN4。在該MOS電晶體TN4的柵極上輸入反相使能信號/ENA。
在MOS電晶體TP1的漏極與接地點之間還連接著N溝道MOS電晶體TN5。該MOS電晶體TN5規模做得比較小，是為了防止由於過衝、亞閾值漏電流、與電源的電容耦合等引起輸出電壓VOUT上升而設置的。
在MOS電晶體TP1的漏極與接地點之間又連接著電容器C1。該電容器C1是為了對差動放大電路31的反饋迴路補償相位延遲，使輸出電壓VOUT穩定而設的。
而且，MOS電晶體TP20、TP21、TN21、TN22的規模(驅動力)設定得比上拉用MOS電晶體TP1的規模(驅動力)小。
具有上述結構的中間電壓發生電路中，由於設置小規模的P溝道MOS電晶體TP20，如圖12所示，能夠有效地防止輸出電壓VOUT的振蕩，迅速得到穩定的中間電壓。
又，由於設置小規模的N溝道MOS電晶體TN21、TN22，可以不用升壓電壓VPP，而使用外部電源VDD使差動放大電路31B』動作。因而能夠防止在以升壓電壓VPP使差動放大電路31B』動作時隨著升壓電壓VPP的波動而引起的特性變化。
圖16表示具有本申請第2發明第4實施形態的中間電壓發生電路的非易失性半導體存儲器。
在電流鏡型差動放大電路31B』的負輸入端子上輸入基準電壓VREF，在其輸出節點上連接N溝道MOS電晶體TN21的柵極。又在VSS側電源端子(接地點)與差動放大電路31B』的輸出節點之間連接N溝道MOS電晶體TN22。MOS電晶體TN22的柵極與漏極相互連接。
MOS電晶體TN21的源極連接於接地點，其漏極連接上拉用P溝道MOS電晶體TP1的柵極。又在VPP側電源端子與MOS電晶體TN21的漏極之間並聯連接P溝道MOS電晶體TP20、TP21。MOS電晶體TP20的柵極與漏極相互連接，MOS電晶體TP21的柵極上輸入使能信號ENA。
在MOS電晶體TP1的源極輸入充電泵電路的升壓電壓VPP，輸出電壓VOUT從漏極輸出。
在電流鏡型差動放大電路31B」的負輸入端子上輸入基準電壓VREF，在其輸出節點上連接上拉用N溝道MOS電晶體TN6的柵極。又在VSS側電源端子(接地點)與差動放大電路31B」的輸出節點之間連接N溝道MOS電晶體TN20。MOS電晶體TN20的柵極與漏極相互連接。
在MOS電晶體TN6的源極輸入接地電壓VSS，輸出電壓VOUT從漏極輸出。
在MOS電晶體TP1、TN6的漏極與接地點之間串聯連接著電阻R1、R2。電阻R1和電阻R2的連接點B連接在差動放大電路31B』、31B」的正輸入端子上。
又在MOS電晶體TP1、YN6的漏極與接地點之間連接著N溝道MOS電晶體TN4。在該MOS電晶體TN4的柵極上輸入反相使能信號/ENA。
在MOS電晶體TP1、TN6的漏極與接地點之間還連接著電容C1。該電容器C1是為了對差動放大電路31A、31B的反饋迴路補償相位延遲，使輸出電壓VOUT穩定而設的。
而且，MOS電晶體TP20、TP21、TN21、TN22的規模(驅動力)設定得比上拉用MOS電晶體TP1的規模(驅動力)小。MOS電晶體TN20的規模(驅動力)設定得比下拉用MOS電晶體TN6的規模(驅動力)小。
在具有上述結構的中間電壓發生電路中，由於設置小規模的P溝道MOS電晶體TP20、TN20，如圖12所示，能夠有效地防止輸出電壓VOUT發生振蕩，迅速得到穩定的中間電壓。
又，由於設置小規模的N溝道MOS電晶體TN21、TN22，可以不用升壓電壓VPP，而使用外部電源VDD使差動放大電路31B』動作。而且，差動放大電路31B」也可以用外部電源VDD使其動作。
因而，能夠防止在以升壓電壓VPP使差動放大電路31B』、31B」動作時隨著升壓電壓VPP的波動而引起的特性變化。
又，在本實施形態例中，藉助於MOS電晶體TP20、TN20，消除了反饋的延遲，防止輸出電壓VOUT發生振蕩。因此，在進行輸出電壓VOUT的設定時不必設置不靈敏區，在差動放大電路31B』、31B」的正輸入端子上加上相同的輸入電壓VB，可以得到規定的輸出電壓VOUT。
又由於設置下拉用MOS電晶體TN6，也就不需要經常處於導通狀態的洩流用MOS電晶體(相當於圖15的TN5)。
圖17表示圖15和圖16的電流鏡型差動放大電路31B』和31B」的結構一個例子。
這些差動放大電路31B』和31B」為了驅動N溝道型MOS電晶體TN6、TN21，設有由與該MOS電晶體TN6、TN21匹配良好的N溝道型MOS電晶體構成的電流鏡型差動放大電路。
即N溝道型MOS電晶體TN11、TN12的源極連接於VSS側的電源端子上。MOS電晶體TN11、TN12的柵極相互連接，其連接點連接於MOS電晶體TN12的漏極上。
P溝道型MOS電晶體TP6的源極經過P溝道型MOS電晶體TP8連接於外電源VDD的端子上，漏極連接於MOS電晶體TN11的漏極上。P溝道型MOS電晶體TP7的源極經過MOS電晶體TP8連接於外電源VDD的端子上，漏極連接於MOS電晶體TN12的漏極上。
基準電壓VREF加在MOS電晶體TP6的柵極上，連接點B的電壓VB加在MOS電晶體TP7的柵極上。差動放大電路31B』、31B」的輸出電壓從MOS電晶體TP6、TN11的漏極輸出。在MOS電晶體TP8、TN13的柵極加上反相使能信號/ENA。
圖18表示具有本申請第2發明第5實施形態的中間電壓發生電路的非易失性半導體存貯器。
基準電壓VRET輸入電流鏡型差動放大電路31A的負輸入端，其輸出節點連接上拉用P溝道MOS電晶體TP1的柵極。又，VPP側電源端子與MOS電晶體TP1的柵極間連接P溝道電晶體TP20。MOS電晶體TP20的柵極和漏極互連。
充電泵電路的升壓電壓VPP輸入MOS電晶體TP1的源極，輸出電壓VOUT自漏極輸出。開關電路40及電阻R1、R2串聯連接至MOS電晶體TP1的漏極與接地點之間。電阻R1與R2的接點B連接差動放大電路31A的正側輸入端。
開關電路40由源極連接輸出節點C的n(n為自然數)個P溝道MOS電晶體S1、S2、……Sn構成。各MOS電晶體S1、S2、……Sn的漏極間連接電阻r1、r2……rn。位於最外端的MOS電晶體S1的漏極連接電阻R1。
各MOS電晶體S1、S2……Sn的導通、截止動作由控制信號Cs控制。控制信號Cs僅使n個MOS電晶體S1、S2……Sn中的一個為導通狀態。即，通過開關電路40，可切換連接點B的電阻比，通過這種切換，可得到各種輸出電壓值VOUT。
若形成各MOS電晶體S1、S2、……Sn的襯底(或阱)連接輸出節點C，則可防止因耦合引起的連接點B的電壓VB的變動。
在MOS電晶體TP1的漏極與接地點間連接N溝道MOS電晶體TN4。該MOS電晶體TN4的柵極輸入反相使能信號/ENA。
又，MOS電晶體TP1的漏極與接地點間連接N溝道MOS電晶體TN5。該MOS電晶體規模做得較小，它設置用於防止因過衝、亞閾值漏電流、與電源的電容耦合等引起的輸出電壓VOUT上升。
在MOS電晶體TP1的漏極與接地點間還連接電容C1。設置該電容用於對差動放大電路31的反饋環路補償相位延遲，使輸出電壓VOUT穩定。
又，MOS電晶體TP20的規模(驅動力)設定得比上拉用MOS電晶體TP1的規模(驅動力)小。
在具有上述構成的中間電壓發生電路中，通過設置開關電路40，可得到各種中間電位。該開關電路40能用於如上所述的所有實施形態。
又，通過設置小規模的P溝道MOS電晶體TP20，如圖12所示，能有效防止輸出電壓VOUT振蕩，可高速得到穩定的中間電壓。
圖19表示具有本申請第二發明第6實施形態的中間電壓產生電路的非易失性半導體存貯器。
基準電壓VRET輸入電流鏡型差動放大電路31A的負輸入端，其輸出節點連接上拉用P溝道MOS電晶體TP1的柵極。又，VPP側電源端子與MOS電晶體TP1的柵極間連接P溝道MOS電晶體TP20。MOS電晶體TP20的柵極和漏極互連。
充電泵電路的升壓電壓VPP輸入MOS電晶體TP1的源極，輸出電壓VOUT從漏極輸出。
基準電壓VREF輸入電流鏡型差動放大電路31B的負輸入端，其輸出節點連接下拉用N溝道MOS電晶體TN6的柵極。在VSS側電源端(接地點)和差動放大電路31B的輸出節點間連接N溝道MOS電晶體TN20。MOS電晶體TN20的柵極和漏極互連。
MOS電晶體TN6的源極輸入接地電壓VSS，輸出電壓VOUT從漏極輸出。
在MOS電晶體TP1、TN6的漏極和接地點間串聯連接開關電路40及電阻R1、R2。電阻R1、R2的連接點連接差動放大電路31A、31B的正輸入端。
開關電路40由源極連接輸出節點C的n(n自然數)個P溝道MOS電晶體S1、S2、……Sn構成。各MOS電晶體S1、S2、……Sn的漏極間連接電阻r1、r2……rn。位於最外端的MOS電晶體S1的漏極連接電阻R1。
各MOS電晶體S1、S2……Sn的導通、截止動作由控制信號Cs控制。控制信號Cs僅使n個MOS電晶體S1、S2……Sn中的一個為導通狀態。即，通過開關電路40，可切換連接點B的電阻比，通過這種切換，可得到各種輸出電壓值VOUT。
若形成各MOS電晶體S1、S2、……Sn的襯底(或阱)連接輸出節點C，則可防止因耦合引起的連接點B的電壓VB的變動。
在MOS電晶體TP1、TN6的漏極與接地點間連接N溝道MOS電晶體TN4。該MOS電晶體TN4的柵極輸入反相使能信號/ENA。
在MOS電晶體TP1、TN6的漏極與接地點間還連接電容C1。設置該電容C1用於對差動放大電路31A、31B的反饋環路補償相位延遲，使輸出電壓VOUT穩定。
MOS電晶體TP20的規模(驅動力)設定得比上拉用MOS電晶體TP1的規模(驅動力)小。MOS電晶體TN20的規模(驅動力)設定得比下拉用MOS電晶體TN6的規模(驅動力)小。
在具有上述構成的中間電壓發生電路中，通過設置開關電路40，可得到各種中間電位。該開關電路40能用於如上所述的所有實施形態。
又，通過設置小規模的P溝道MOS電晶體TP20、TN20，如圖12所示，能有效防止輸出電壓VOUT振蕩，可快速得到穩定的中間電壓。
在本實施形態中，利用MOS電晶體TP20、TN20消除反饋延遲，可防止輸出電壓VOUT振蕩。因此，輸出電壓VOUT設定時，不必設置不靈敏區，在差動放大電路31A、31B的正輸入端，施加相同輸入電壓VB，可得到預定的輸出電壓VOUT。
又，通過設置下拉用MOS電晶體TN6，不需要始終處於導通狀態的洩流用MOS電晶體(相當於圖18的TN5)。
圖20表示具有本申請第2發明第7實施形態的中間電壓發生電路的非易失性半導體存儲器。
基準電壓VREF輸入電流鏡型差動放大電路31B』的負輸入端，其輸出節點連接N溝道MOS電晶體TN21的柵極。在VSS側電源側(接地點)與差動放大電路31B』的輸出節點間連接N溝道MOS電晶體TN22。MOS電晶體TN22的柵極和漏極互連。
MOS電晶體TN21的源極連接接地點，其漏極連接上拉用P溝道MOS電晶體TP1的柵極。在VPP側電源端與MOS電晶體TN21的漏極間並聯連接P溝道MOS電晶體TP20、TP21。MOS電晶體TP20的柵極和漏極互連。MOS電晶體TP21的柵極輸入使能信號ENA。
MOS電晶體TP1的源極輸入充電泵電路的升壓電壓VPP，輸出電壓VOUT自漏極輸出。在MOS電晶體TP1的漏極與接地點間，串聯連接開關電路40、電阻R1、R2。電阻R1、R2的連接點B連接差動放大電路31A的正輸入端。
開關電路40由漏極連接輸出節點C的n(n為自然數)個P溝道MOS電晶體S1、S2、……Sn構成。各MOS電晶體S1、S2、……Sn的源極間連接電阻r1、r2……rn。MOS電晶體S1的源極連接電阻R1。
各MOS電晶體S1、S2……Sn的導通、截止動作由控制信號Cs控制。控制信號Cs僅使n個MOS電晶體S1、S2……Sn中的一個為導通狀態。即，通過開關電路40，可切換連接點B的電阻比，通過這種切換，可得到各種輸出電壓值VOUT。
若形成各MOS電晶體S1、S2、……Sn的襯底(或阱)連接輸出節點，則可防止由耦合引起的連接點B的電壓VB的變動。
在MOS電晶體TP1的漏極與接地點間連接N溝道MOS電晶體TN4。該電晶體的柵極輸入反相使能信號/ENA。
在MOS電晶體TP1的漏極與接地點間還連接N溝道MOS電晶體TN5。該電晶體做得規模較小，用於防止因過衝、亞閾值漏電流、與電源的電容耦合引起的輸出電壓VOUT上升。
在MOS電晶體TP1漏極與接地點間還連接電容C1。該電容C1用於對差動放大電路31反饋環路補償相位延遲，使輸出電壓VOUT穩定。
基準電壓VRET輸入電流鏡型差動放大電路31A的負輸入端，其輸出節點連接上拉用P溝道MOS電晶體RTP的柵極。又，VPP側電源端子與MOS電晶體TP1的柵極間連接P溝道電晶體TP20。MOS電晶體TP20的柵極和漏極互連。
MOS電晶體TN21的源極連接接地點，其漏極連接上拉用P溝道MOS電晶體TP1的柵極。在VPP側電源端子與MOS電晶體TN2的漏極間並聯連接P溝道MOS電晶體TP20、TP21。MOS電晶體TP20的柵極與漏極互連，MOS電晶體TP21的柵極輸入使能信號/ENA。
MOS電晶體TP1的源極輸入充電泵電路的升壓電壓VPP，輸出電壓VOUT自基漏極輸出。
電流鏡型差動放大電路31B」的負側輸入端輸入基準電壓VREF，其輸出節點連接下拉用N溝道MOS電晶體TN6的柵極。VSS側電源端(接地點)與差動放大電路31B」的輸出節點間，連接N溝道MOS電晶體TN22。MOS電晶體TN20的柵極與漏極互連。
MOS電晶體TN6的源極輸入接地電壓VSS，輸出電壓VOUT自基漏極輸出。
在MOS電晶體TP1、TN6的漏極與接地點間，串接連接開關電路40及電阻R1、R2。電阻R1、R2的連接點B連接差動放大電路31B』。31B」的輸入端。
開關電路40由源極連接輸出節點C的n(n自然數)個P溝道MOS電晶體S1、S2、……Sn構成。各MOS電晶體S1、S2、……S11的漏極間連接電阻r1、r2……rn。位於最外端的MOS電晶體S1的漏極連接電阻R1。
各MOS電晶體S1、S2……Sn的導通、截止動作由控制信號Cs控制。控制信號Cs僅使n個MOS電晶體S1、S2……Sn中的一個為導能狀態。即，通過開關電路40，可切換連接點B的電阻林，通過這種切換，可得到各種輸出電壓值VOUT。
若形成各MOS電晶體S1、S2、……Sn的襯底(或阱)連接輸出節點C，可則防止因耦合引起的連接點B的電壓VB的變動。
在MOS電晶體TP1的漏極與接地點間連接N溝道MOS電晶體TN4。該MOS電晶體TN4的柵極輸入反相使能信號/ENA。
在MOS電晶體TP1的漏極與接地點間帶連接電容C1。設置該電容用於對差動放大電路31的反饋環路補償相位延遲，使輸出電壓VOUT穩定。
又，MOS電晶體TP20的規模(驅動力)設定得比上拉用MOS電晶體TP1S2、……Sn構成。各MOS電晶體S1、S2、……Sn的源極間連接電阻r1、r2……rn。MOS電晶體S1的源極連接電阻R1。
各MOS電晶體S1、S2……Sn的導通、截止動作由控制信號Cs控制。控制信號Cs僅使n個MOS電晶體S1、S2……Sn中的一個為導通狀態。即，通過開關電路40，可切換連接點B的電阻比，通過這種切換，可得到各種值的輸出電壓VOUT。
若形成各MOS電晶體S1、S2、……Sn的襯底(或阱)連接輸出節點C，則可防止因耦合引起的連接點B的電壓VB的變動。
在MOS電晶體TP1、TN6的漏極與接地點間連接N溝道MOS電晶體TN4。該MOS電晶體TN4的柵極輸入反相使能信號/ENA。
在MOS電晶體TP1、TN6的漏極與接地點間還連接電容C1。設置該電容用於對差動放大電路31的反饋環路補償相位延遲，使輸出電壓VOUT穩定。
又，MOS電晶體TP20、TP21、TN21、TN22的規模(驅動力)設定得比上拉用MOS電晶體TP1的規模(驅動力)小。而，MOS電晶體TN20的規模(驅動力)設定得比下拉用MOS電晶體TN6的規模(驅動力)小。
在具有上述構成的中間電壓發生電路中，通過設置開關電路40，可得到各種值的中間電位。該開關電路40能用於如上所述的所有實施形態。
又，通過設置小規模的P溝道MOS電晶體TP20、TN20，如圖12所示，能有效防止輸出電壓VOUT振蕩，可快速得到穩定的中間電壓。
通過設置小規模的N溝道MOS電晶體TN21、TN22，不用升壓電壓VPP，由外部電源VDD可使差動放大電路31B』動作。且，差動放大電路31B」也可由外部電源VDD使之動作。
由此，能防止用升壓電壓VPP使差動放大電路31B』、31B」動作時，隨著升壓電壓VPP的波動而引起的特性變化。
在本實施形態中，利用MOS電晶體TP20、TN20消除反饋延遲，可防止輸出電壓VOUT振蕩。由此，在設定輸出電壓VOUT時，不必設置不靈敏區，在差動放大電路31B』、31B」的正輸入端施加相同電壓VB，即可得到預定的輸出電壓VOUT。
通過設置下拉用MOS電晶體TN6，不需要總處於導通狀態的洩流用MOS電晶體(相當於圖20的TN5)。
圖22表示在備有圖18至圖21所示的開關電路的中間電壓發生電路中，進行開關電路切換從而取得各種電壓時輸出電壓的模擬結果。
該模擬中，使字線電壓Vg以下述順序變化7.5V(編程·驗證(P·V))→10V(編程(prog))→7.5V(P·V)→5V(禁止(Inhi.))→3.5V(擦除·驗證(E·V))5V(Inhi.)→10V(prog.)→7.5V(P·V)。
從該模擬結果可見，根據圖11、14～16、18，19所示的本申請的第2發明，可抑制輸出電壓VOUT變化時的該電壓的振蕩，可快速且穩定地輸出預定電壓。
如上所述，根據本發明的非易失性半導體存貯器，可取得下述效果。
在本申請的第1發明中，除備有向輸出節點充電的上拉用P溝道MOS電晶體外，還備有使輸出節點放電的下拉用N溝道MOS電晶體。
下拉用N溝道MOS電晶體使輸出節點的電壓(升壓電壓VPP)急速下降，同時在輸出節點電壓小於預定值時及其以後，該電晶體控制成維持截止狀態直到輸出節點電壓穩定至預定值。
因而，能使輸出節點電壓從升壓電壓VPP到穩定至預定輸出電壓VOUT止的時間非常短。
又，通過設置下拉用N溝道MOS電晶體，使確定差動放大電路正輸入電壓的電阻阻值變大，能減少經該電阻流至接地點的電流，因而可減少輸出電壓VOUT穩定時的消耗電力。
下拉用N溝道MOS電晶體，若輸出電壓VOUT降低至預定電壓，則停止降低輸出節點電壓的動作。由此，因為僅以上拉用P溝道MOS電晶體控制輸出節點電壓，能有效防止輸出電壓VOUT的振蕩。
這樣，根據本申請的第1發明，能同時滿足低消耗電力及高速化兩方面的要求。
在本申請的第2發明中，在VPP側電源端子與上拉用P溝道MOS電晶體的柵極間，連接柵極和漏極互連的小規模MOS電晶體。
因而，能縮短上拉用P溝道MOS電晶體柵極電容引起的延遲，提高差動放大電路反饋速度。由此，輸出電壓切換時，能抑制輸出電壓振蕩，可快速且穩定地輸出預定電壓。
又，在備有下拉用N溝道MOS電晶體時，若在VSS側電源端和下拉用N溝道MOS電晶體柵極間連接柵極和漏極互連的小規模MOS晶體，則可縮短下拉用N溝道MOS電晶體柵極電容產生的延遲，抑制輸出電壓振蕩。
使差動放大電路的輸出電壓電平順次偏移並提供給上拉用MOS電晶體，由此，可用外部電源VDD使差動放大電路動作。
通過用開關電路切換確定差動放大電路反饋電壓的電阻分壓比，可得到各種值的中間電壓(輸出電壓)。
權利要求
1.一種中間電壓發生電路，其特徵在於包括以規定比值對輸出節點的輸出電壓分壓的第一分壓手段；輸入基準電壓與所述第一分壓手段所分得電壓的第一差動放大電路；以規定比值對所述輸出節點的輸出電壓分壓的第二分壓手段；輸入所述基準電壓與所述第二分壓手段所分得電壓的第二差動放大電路；加有第一電壓的第一端子；源極與所述第一端子連接，漏極與所述輸出節點連接，柵極加有所述第一差動放大電路輸出電壓的第一MOS電晶體；加有第二電壓的第二端子；源極與所述第二端子連接，漏極與所述輸出節點連接，柵極加有所述第二差動放大電路輸出電壓的第二MOS電晶體。
2.如權利要求1所述的中間電壓發生電路，其特徵在於還包括輸入所述第二差動放大電路輸出電壓，使所述第二分壓手段的分壓比值變化，以便所述第二MOS電晶體處於截止狀態後所述第二MOS電晶體不再處於導通狀態的手段。
3.如權利要求1所述的中間電壓發生電路，其特徵在於還包括待機時，使所述第一MOS電晶體處於導通狀態，所述第二MOS電晶體處於截止狀態，並且使所述第一分壓手段和所述第二分壓手段處於非動作狀態，將所述輸出節點設定為所述第一電壓，發生中間電壓時，使所述第一分壓手段和所述第二分壓手段處於動作狀態，根據所述第一差動放大電路輸出電壓使所述第一MOS電晶體動作，根據所述第二差動放大電路輸出電壓使所述第二MOS電晶體動作的手段。
4.如權利要求1所述的中間電壓發生電路，其特徵在於還包括連接在所述輸出節點與所述第二端子之間，待機時不動作，發生中間電壓時起到恆流源作用的手段。
5.如權利要求1所述的中間電壓發生電路，其特徵在於，在所述第一電壓為將外部電源電壓升壓後的升壓電壓，所述第二電壓為接地電壓，所述第一MOS電晶體為P溝道MOS電晶體，所述第二MOS電晶體為N溝道MOS電晶體時，所述第一差動放大電路具有P溝道MOS電晶體構成的電流鏡電路，所述第二差動放大電路具有N溝道MOS電晶體構成的電流鏡電路。
6.一種中間電壓發生電路，其特徵在於包括以規定比值將輸出節點的輸出電壓分壓為多個的分壓手段；輸入基準電壓與所述分壓手段所分得一個電壓的第一差動放大電路；輸入所述基準電壓與所述分壓手段所分得另一電壓的第二差動放大電路；加有第一電壓的第一端子；源極與所述第一端子連接，漏極與所述輸出節點連接，柵極加有所述第一差動放大電路輸出電壓的第一MOS電晶體；加有第二電壓的第二端子；源極與所述第二端子連接，漏極與所述輸出節點連接，柵極加有所述第二差動放大電路輸出電壓的第二MOS電晶體。
7.如權利要求6所述的中間電壓發生電路，其特徵在於還包括待機時，將所述第一MOS電晶體和所述第二MOS電晶體一起設定為截止狀態，並且將所述輸出節點設定為所述第二電壓，發生中間電壓時，根據所述第一差動放大電路輸出電壓使所述第一MOS電晶體動作，根據所述第二差動放大電路輸出電壓使所述第二MOS電晶體動作的手段。
8.如權利要求6所述的中間電壓發生電路，其特徵在於，在所述第一電壓為將外部電源電壓升壓後的升壓電壓，所述第二電壓為接地電壓，所述第一MOS電晶體為P溝道MOS電晶體，所述第二MOS電晶體為N溝道MOS電晶體時，所述第一差動放大電路具有P溝道MOS電晶體構成的電流鏡電路，所述第二差動放大電路具有N溝道MOS電晶體構成的電流鏡電路。
9.如權利要求6所述的中間電壓發生電路，其特徵在於還包括所述輸出節點與所述第二端子之間連接的電容器。
10.一種中間電壓發生電路，其特徵在於包括以規定比值對輸出節點的輸出電壓分壓的分壓手段；輸入基準電壓與所述分壓手段所分得電壓的差動放大電路；加有第一電壓的第一端子；加有第二電壓的第二端子；源極與所述第一端子連接，漏極與所述輸出節點連接，柵極加有所述差動放大電路輸出電壓的第一MOS電晶體；規模比所述第一MOS電晶體規模小，源極與所述第一端子連接，柵極和漏極與所述第一MOS電晶體的柵極連接的第二MOS電晶體。
11.如權利要求10所述的中間電壓發生電路，其特徵在於還包括待機時將所述第一MOS電晶體設定為截止狀態，並將所述輸出節點設定為所述第二電壓，發生中間電壓時，根據所述第一差動放大電路輸出電壓使所述第一MOS電晶體動作的手段。
12.如權利要求10所述的中間電壓發生電路，其特徵在於，在所述第一電壓為將外部電源電壓升壓後的升壓電壓，所述第二電壓為接收地電壓，所述第一MOS電晶體為P溝道MOS電晶體時，所述差動放大電路具有P溝道MOS電晶體構成的電流鏡電路。
13.如權利要求10所述的中間電壓發生電路，其特徵在於還包括連接在所述輸出節點與所述第二端子之間，起到恆流源作用的手段。
14.如權利要求10所述的中間電壓發生電路，其特徵在於還包括所述輸出節點與所述第二端子之間連接的電容器。
15.一種中間電壓發生電路，其特徵在於包括以規定比值對輸出節點的輸出電壓分壓的分壓手段；輸入基準電壓與所述分壓手段所分得電壓的第一和第二差動放大電路；加有第一電壓的第一端子；漏極與所述第一端子連接，漏極與所述輸出節點連接，柵極加有所述第一差動放大電路輸出電壓的第一MOS電晶體；加有第二電壓的第二端子；源極與所述第二端子連接，漏極與所述輸出節點連接，柵極加有所述第二差動放大電路輸出電壓的第二MOS電晶體；規模比所述第一MOS電晶體規模小，源極與所述第一端子連接，柵極和漏極與所述第一MOS電晶體柵極連接的第三MOS電晶體；規模比所述第二MOS電晶體規模小，源極與所述第二端子連接，柵極和漏極與所述第二MOS電晶體柵極連接的第四MOS電晶體。
16.如權利要求15所述的中間電壓發生電路，其特徵在於還包括待機時，將所述第一MOS電晶體和所述第二MOS電晶體一起設定為截止狀態，並且將所述輸出節點設定為所述第二電壓，發生中間電壓時，根據所述第一差動放大電路的輸出電壓使所述第一MOS電晶體動作，根據所述第二差動放大電路輸出電壓使所述第二MOS電晶體動作的手段。
17.如權利要求15所述的中間電壓發生電路，其特徵在於，在所述第一電壓為將外部電源電壓升壓後的升壓電壓，所述第二電壓為接地電壓，所述第一MOS電晶體為P溝道MOS電晶體，所述第二MOS電晶體為N溝道MOS電晶體時，所述第一差動放大電路具有P溝道MOS電晶體構成的電流鏡電路，所述第二差動放大電路具有N溝道MOS電晶體構成的電流鏡電路。
18.如權利要求15所述的中間電壓發生電路，其特徵在於還包括所述輸出節點與所述第二端子之間連接的電容器。
19.一種中間電壓發生電路，其特徵在於包括以規定比值對輸出節點的輸出電壓分壓的分壓手段；輸入基準電壓與所述分壓手段所分得電壓的差動放大電路；加有第一電壓的第一端子；加有第二電壓的第二端子；源極與所述第一端子連接，漏極與所述輸出節點連接的第一MOS電晶體；規模比所述第一MOS電晶體規模小，源極與所述第一端子連接，柵極和漏極與所述第一MOS電晶體柵極連接的第二MOS電晶體；規模比所述第一MOS電晶體規模小，源極與所述第二端子連接，漏極與所述第一MOS電晶體柵極連接，柵極加有所述差動放大電路輸出電壓的第三MOS電晶體。
20.如權利要求19所述的中間電壓發生電路，其特徵在於還包括規模比所述第一MOS電晶體規模小，源極與所述第二端子連接，柵極和漏極與所述第三MOS電晶體柵極連接的第四MOS電晶體。
21.如權利要求19所述的中間電壓發生電路，其特徵在於還包括待機時，將所述第一MOS電晶體設定為截止狀態，並且將所述輸出節點設定為所述第二電壓，發生中間電壓時，根據所述第一差動放大電路輸出電壓使所述第一MOS電晶體動作的手段。
22.如權利要求19所述的中間電壓發生電路，其特徵在於，在所述第一電壓為將外部電源電壓升壓後的升壓電壓，所述第二電壓為接地電壓，所述第一MOS電晶體為P溝道MOS電晶體，所述第三MOS電晶體為N溝MOS電晶體時，所述差動放大電路具有N溝道MOS電晶體構成的電流鏡電路。
23.如權利要求22所述的中間電壓發生電路，其特徵在於，所述差動放大電路由外部電源電壓驅動。
24.如權利要求19所述的中間電壓發生電路，其特徵在於還包括連接在所述輸出節點與所述第二端子之間，起到恆流源作用的手段。
25.如權利要求19所述的中間電壓發生電路，其特徵在於還包括所述輸出節點與所述第二端子之間連接的電容器。
26.一種中間電壓發生電路，其特徵在於包括以規定比值對輸出節點的輸出電壓分壓的分壓手段；輸入基準電壓與所述分壓手段所分得電壓的第一和第二差動放大電路；加有第一電壓的第一端子；源極與所述第一端子連接，漏極與所述輸出節點連接的第一MOS電晶體；加有第二電壓的第二端子；源極與所述第二端子連接，漏極與所述輸出節點連接的第二MOS電晶體；規模比所述第一MOS電晶體規模小，源極與所述第一端子連接，柵極和漏極與所述第一MOS電晶體柵極連接的第三MOS電晶體；規模比所述第一MOS電晶體規模小，源極與所述第二端子連接，漏極與所述第一MOS電晶體柵極連接，柵極加有所述第一差動放大電路輸出電壓的第四MOS電晶體；規模比所述第二MOS電晶體規模小，源極與所述第二端子連接，柵極和漏極與所述第二MOS電晶體柵極連接的第五MOS電晶體。
27.如權利要求26所述的中間電壓發生電路，其特徵在於還包括規模比所述第一MOS電晶體規模小，源極與所述第二端子連接，柵極和漏極與所述第四MOS電晶體柵極連接的第六MOS電晶體。
28.如權利要求26所述的中間電壓發生電路，其特徵在於還包括待機時，將所述第一MOS電晶體和所述第二MOS電晶體一起設定為截止狀態，並且將所述輸出節點設定為所述第二電壓，發生中間電壓時，根據所述第一差動放大電路的輸出電壓使所述第一MOS電晶體動作，根據所述第二差動放大電路輸出電壓使所述第二MOS電晶體動作的手段。
29.如權利要求26所述的中間電壓發生電路，其特徵在於，在所述第一電壓為將外部電源電壓升壓後的升壓電壓，所述第二電壓為接地電壓，所述第一MOS電晶體為P溝道MOS電晶體，所述第二和第四MOS電晶體為N溝道MOS電晶體時，所述第一和第二差動放大電路均具有N溝道MOS電晶體構成的電流鏡電路。
30.如權利要求29所述的中間電壓發生電路，其特徵在於，所述第一和第二差動放大電路均由外部電源電壓驅動。
31.如權利要求26所述的中間電壓發生電路，其特徵在於包括所述節點與所述第二端子之間連接的電容器。
32.如權利要求10所述的中間電壓發生電路，其特徵在於還包括根據控制信號切換開關，使所述分壓手段的分壓比值變化，並由所述輸出節點輸出滿足所述分壓手段分壓比值的輸出電壓用的開關手段。
33.如權利要求15所述的中間電壓發生電路，其特徵在於還包括根據控制信號切換開關，使所述分壓手段的分壓比值變化，並由所述輸出節點輸出滿足所述分壓手段分壓比值的輸出電壓用的開關手段。
34.如權利要求19所述的中間電壓發生電路，其特徵在於還包括根據控制信號切換開關，使所述分壓手段的分壓比值變化，並由所述輸出節點輸出滿足所述分壓手段分壓比值的輸出電壓用的開關手段。
35.如權利要求26所述的中間電壓發生電路，其特徵在於還包括根據控制信號切換開關，使所述分壓手段的分壓比值變化，並由所述輸出節點輸出滿足所述分壓手段分壓比值的輸出電壓用的開關手段。
36.如權利要求32所述的中間電壓發生電路，其特徵在於，所述開關手段包括如下構成部分形成在設定為與所述輸出節點電壓相同電壓的半導體襯底中，源極與所述輸出節點連接，柵極輸入所述控制信號的多個開關用MOS電晶體；各個開關用MOS電晶體漏極間分別連接有一個的多個電阻；所述多個電阻當中位於其端部的一個電阻與所述分壓手段連接。
37.如權利要求33所述的中間電壓發生電路，其特徵在於，所述開關手段包括如下構成部分形成在設定為與所述輸出節點電壓相同電壓的半導體襯底中，源極與所述輸出節點連接，柵極輸入所述控制信號的多個開關用MOS電晶體；各個開關用MOS電晶體漏極間分別連接有一個的多個電阻；所述多個電阻當中位於其端部的一個電阻與所述分壓手段連接。
38.如權利要求34所述的中間電壓發生電路，其特徵在於，所述開關手段包括如下構成部分形成在設定為與所述輸出節點電壓相同電壓的半導體襯底中，源極與所述輸出節點連接，柵極輸入所述控制信號的多個開關用MOS電晶體；各個開關用MOS電晶體漏極間分別連接有一個的多個電阻；所述多個電阻當中位於其端部的一個電阻與所述分壓手段連接。
39.如權利要求35所述的中間電壓發生電路，其特徵在於，所述開關手段包括如下構成部分形成在設定為與所述輸出節點電壓相同電壓的半導體襯底中，源極與所述輸出節點連接，柵極輸入所述控制信號的多個開關用MOS電晶體；各個開關用MOS電晶體漏極間分別連接有一個的多個電阻；所述多個電阻當中位於其端部的一個電阻與所述分壓手段連接。
40.一種非易失半導體存儲器，其特徵在於，至少包括一個如權利要求1所述的中間電壓發生電路，讀出、編程、擦除、驗證等各模式中，向存儲陣列的存儲單元提供由所述中間電壓發生電路產生的中間電壓，以執行各個模式。
41.一種非易失半導體存儲器，其特徵在於，至少包括一個如權利要求6所述的中間電壓發生電路，讀出、編程、擦除、驗證等各模式中，向存儲陣列的存儲單元提供由所述中間電壓發生電路產生的中間電壓，以執行各個模式。
42.一種非易失半導體存儲器，其特徵在於，至少包括一個如權利要求10所述的中間電壓發生電路，讀出、編程、擦除、驗證等各模式中，向存儲陣列的存儲單元提供由所述中間電壓發生電路產生的中間電壓，以執行各個模式。
43.一種非易失半導體存儲器，其特徵在於，至少包括一個如權利要求15所述的中間電壓發生電路，讀出、編程、擦除、驗證等各模式中，向存儲陣列的存儲單元提供由所述中間電壓發生電路產生的中間電壓，以執行各個模式。
44.一種非易失半導體存儲器，其特徵在於，至少包括一個如權利要求19所述的中間電壓發生電路，讀出、編程、擦除、驗證等各模式中，向存儲陣列的存儲單元提供由所述中間電壓發生電路產生的中間電壓，以執行各個模式。
45.一種非易失半導體存儲器，其特徵在於，至少包括一個如權利要求26所述的中間電壓發生電路，讀出、編程、擦除、驗證等各模式中，向存儲陣列的存儲單元提供由所述中間電壓發生電路產生的中間電壓，以執行各個模式。
46.一種非易失半導體存儲器，其特徵在於，包括如一個如權利要求32所述的中間電壓發生電路，讀出、編程、擦除、驗證等各模式中，僅由所述中間電壓發生電路產生提供給存儲陣列存儲單元柵極、源極或漏極的電壓，以執行各個模式。
47.一種非易失半導體存儲器，其特徵在於，包括如一個如權利要求33所述的中間電壓發生電路，讀出、編程、擦除、驗證等各模式中，僅由所述中間電壓發生電路產生提供給存儲陣列存儲單元柵極、源極或漏極的電壓，以執行各個模式。
48.一種非易失半導體存儲器，其特徵在於，包括如一個如權利要求34所述的中間電壓發生電路，讀出、編程、擦除、驗證等各模式中，僅由所述中間電壓發生電路產生提供給存儲陣列存儲單元柵極、源極或漏極的電壓，以執行各個模式。
49.一種非易失半導體存儲器，其特徵在於，包括如一個如權利要求35所述的中間電壓發生電路，讀出、編程、擦除、驗證等各模式中，僅由所述中間電壓發生電路產生提供給存儲陣列存儲單元柵極、源極或漏極的電壓，以執行各個模式。
全文摘要
本發明揭示的中間電壓發生電路在輸出節點(C)和VPP電源端子之間連接上拉用P溝道MOS電晶體(TP1),在輸出節點(C)和VSS電源端子間連接下拉用N溝道MOS電晶體(TN6)。輸出節點先充電至VPP,若控制信號(SAEN)為L電平,則該節點的電荷經電阻(R1～R5)放電,這時差動放大電路(31A,31B)的輸出為H電平,TN6導通,輸出節點的電壓急速下降。若該電壓小於預定值,其後TN6始終截止,TP1導通,輸出預定的電壓(UOOT)。能高速且低功耗地產生穩定的中間電壓。
文檔編號G11C16/06GK1171632SQ9711384
公開日1998年1月28日 申請日期1997年6月24日 優先權日1996年6月24日
發明者番場博則, 宮葉武史 申請人:東芝株式會社