移位寄存器單元及其驅動方法、掃描驅動電路和顯示裝置與流程

2023-10-24 04:21:12 2

本發明涉及顯示領域，特別涉及一種移位寄存器單元及其驅動方法、掃描驅動電路和顯示裝置。

背景技術：

陣列基板行驅動(gatedriveronarray，goa)技術相較於傳統工藝而言，不僅能省去承載柵極驅動器的電路板、能實現顯示面板兩邊對稱的設計，還能省去顯示面板邊緣上晶片綁定區域和例如扇出區的布線區域，有利於窄邊框設計的實現。同時，由於goa技術可以省去行方向上的晶片綁定工藝，對整體的產能、良率提升也有很大的幫助。

作為採用goa技術的柵極驅動器的基本電路單元，移位寄存器單元需要受控上拉和下拉所連接的行掃描線上的電位。由於電位下拉速度過慢容易導致顯示異常，所以目前常會採用增大電晶體尺寸或設計多個電晶體共同下拉的方式來加快行掃描線上的電位下拉速度。但是，增加電晶體的設計尺寸或設置數量會使移位寄存器單元佔據更多的布局空間，不利於顯示產品的邊框的窄化；而且隨著設計尺寸和設置數量的增加，電晶體的漏電情況也變得更加難以控制，存在著現有電位下拉的設計方式不能滿足應用需求的問題。

技術實現要素：

本發明提供一種移位寄存器單元、掃描驅動電路、陣列基板和顯示裝置，可以解決現有電位下拉的設計方式不能滿足應用需求的問題。

第一方面，本發明提供了一種移位寄存器單元，包括輸入端、復位端和輸出端，還包括：

分別連接所述輸入端和第一節點的輸入單元，被配置為在所述輸入端處為有效電平時將第一節點處置為有效電平；

分別連接所述第一節點和所述輸出端的輸出單元，被配置為在所述第一節點處為有效電平時利用時鐘信號將所述輸出端處置為有效電平；

分別連接所述復位端、所述第一節點和所述輸出端的復位單元，被配置為在所述復位端處為有效電平時將所述第一節點處和所述輸出端處置為無效電平；

分別連接所述復位端和第二節點的下拉控制單元，被配置為在所述第一節點處為有效電平的時段內將所述第二節點處置為有效電平，在所述復位端處由無效電平轉為有效電平時使所述第二節點處的電位高度向遠離無效電平的方向變化；

分別連接所述第二節點和所述輸出端的第一下拉單元，被配置為在所連接的控制信號為有效電平且所述第二節點處為有效電平時以與所述第二節點處的電位高度對應的速度將所述輸出端處置為無效電平。

在一種可能的實現方式中，所述下拉控制單元包括第一電晶體和第一電容，所述第一下拉單元包括第二電晶體和第三電晶體；其中，

所述第一電晶體的柵極連接所述輸入端，第一極連接所述第一節點，第二極連接所述第二節點；

所述第一電容的第一端連接所述第二節點，第二端連接所述復位端；

所述第二電晶體的柵極連接所述控制信號，第一極連接所述第二節點，第二極連接所述第三電晶體的柵極；

所述第三電晶體的第一極連接所述輸出端，第二極連接所述輸出端處的無效電平電壓；

其中，所述控制信號的有效電平是能夠使所述第二電晶體將第一極與第二極之間導通的電平；所述第一極和所述第二極分別是源極和漏極中的一個。

在一種可能的實現方式中，所述輸出單元包括第二電容和第四電晶體；其中，

所述第二電容的第一端連接所述第一節點，第二端連接所述輸出端；

所述第四電晶體的柵極連接所述第一節點，第一極連接所述時鐘信號，第二極連接所述輸出端。

在一種可能的實現方式中，所述復位單元包括第五電晶體和第六電晶體；其中，

所述第五電晶體的柵極連接所述復位端，第一極連接所述第一節點，第二極連接所述第一節點的無效電平電壓；

所述第六電晶體的柵極連接所述復位端，第一極連接所述輸出端，第二極連接所述輸出端的無效電平電壓。

在一種可能的實現方式中，所述輸入單元包括第七電晶體；其中，

所述第七電晶體的柵極和第一極連接所述輸入端，第二極連接所述第一節點。

在一種可能的實現方式中，所述移位寄存器單元還包括：

分別連接所述第二節點和所述第一節點的第二下拉單元，被配置為在所連接的控制信號為有效電平且所述第二節點處為有效電平時將所述第一節點處置為無效電平。

在一種可能的實現方式中，所述第二下拉單元包括第八電晶體和第九電晶體；其中，

所述第八電晶體的柵極連接所述控制信號，第一極連接所述第二節點，第二極連接所述第九電晶體的柵極；

所述第九電晶體的第一極連接所述第一節點，第二極連接所述第一節點處的無效電平電壓；

其中，所述控制信號的有效電平是能夠使所述第八電晶體將第一極與第二極之間導通的電平；所述第一極和所述第二極分別是源極和漏極中的一個。

第二方面，本發明還提供了一種上述任意一種的移位寄存器單元的驅動方法，所述驅動方法包括：

在所述復位端處由無效電平轉為有效電平時，將連接至所述第一下拉單元的控制信號由無效電平轉為有效電平。

第三方面，本發明還提供了一種陣列基板，所述陣列基板包括至少一個掃描驅動電路，所述掃描驅動電路包括多級上述任意一種的移位寄存器單元。

第四方面，本發明還提供了一種顯示裝置，所述顯示裝置包括上述任意一種的陣列基板。

由上述技術方案可知，基於下拉控制單元和第一下拉單元的設置，本發明能夠利用移位寄存器單元的復位端處的電平轉換使第二節點的電位高度在原有有效電平的基礎上進一步向遠離無效電平的方向變化(例如可以在高電平的基礎上變為更高電位的高電平)，從而可以通過第一下拉單元實現對輸出端處的快速下拉或快速上拉，可以解決現有電位下拉的設計方式不能滿足應用需求的問題。相比於現有技術，本發明能夠在移位寄存器單元中以尺寸更小而數量更少的電晶體實現更快速的電位下拉，從而具有更優的信號輸出性能。

附圖說明

為了更清楚地說明本發明實施例中的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，這些附圖的合理變型也都涵蓋在本發明的保護範圍中。

圖1是本發明一個實施例提供的移位寄存器單元的結構框圖；

圖2是本發明又一實施例提供的移位寄存器單元的電路結構圖；

圖3是圖2所示的移位寄存器單元的電路時序圖；

圖4是本發明又一實施例提供的移位寄存器單元的電路結構圖。

具體實施方式

為使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對本發明實施方式作進一步地詳細描述。顯然，所描述的實施例是本發明的一部分實施例，而不是全部的實施例。基於所描述的本發明的實施例，本領域普通技術人員在無需創造性勞動的前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。除非另外定義，本發明使用的技術術語或者科學術語應當為本發明所屬領域內具有一般技能的人士所理解的通常意義。本發明中使用的「第一」、「第二」以及類似的詞語並不表示任何順序、數量或者重要性，而只是用來區分不同的組成部分。「包括」或者類似的詞語意指出現該詞前面的元件或者物件涵蓋出現在該詞後面列舉的元件或者物件及其等同，而不排除其他元件或者物件。「連接」或者「相連」等類似的詞語並非限定於物理的或者機械的連接，而是可以包括電性的連接，且該連接可以是直接的或間接的。

圖1是本發明一個實施例提供的移位寄存器單元的結構框圖。參見圖1，本發明實施例的移位寄存器單元包括輸入端in、復位端res和輸出端out，還包括：

分別連接輸入端in和第一節點pu的輸入單元11，被配置為在輸入端in處為有效電平時將第一節點pu處置為有效電平；

分別連接第一節點pu和輸出端out的輸出單元12，被配置為在第一節點pu處為有效電平時利用時鐘信號將輸出端out處置為有效電平；

分別連接復位端res、第一節點pu和輸出端out的復位單元13，被配置為在復位端res處為有效電平時將第一節點pu處和輸出端out處置為無效電平；

分別連接復位端res和第二節點pd的下拉控制單元14，被配置為在第一節點pu處為有效電平的時段內將第二節點pd處置為有效電平，在復位端res處由無效電平轉為有效電平時使第二節點pd處的電位高度向遠離無效電平的方向變化；

分別連接第二節點pd和輸出端out的第一下拉單元15，被配置為在所連接的控制信號為有效電平且第二節點pd處為有效電平時以與所述第二節點pd處的電位高度對應的速度將輸出端out處置為無效電平(在一個示例中，第二節點pd處的電位高度越遠離無效電平，第一下拉單元15將輸出端out處置為無效電平的速度越快)。

需要說明的是，本文中的有效電平與無效電平分別指的是針對特定電路節點而言的兩個不同的預先配置的電壓範圍(均以公共端電壓為基準)。在一個示例中，所有電路節點的有效電平均為所在數字電路中的高電平。在又一示例中，所有電路節點的有效電平均為所在數字電路中的高電平。在又一示例中，輸入端in和復位端res處的有效電平是所在數字電路中的低電平，而輸出端out、第一節點pu和第二節點pd處的有效電平是所在數字電路中的高電平。當然，關於有效電平和無效電平的設置方式可以不僅限於以上示例。

可以看出，基於下拉控制單元和第一下拉單元的設置，本發明實施例能夠利用移位寄存器單元的復位端處的電平轉換使第二節點的電位高度在原有有效電平的基礎上進一步向遠離無效電平的方向變化(例如可以在高電平的基礎上變為更高電位的高電平)，從而可以通過第一下拉單元實現對輸出端處的快速下拉或快速上拉，可以解決現有電位下拉的設計方式不能滿足應用需求的問題。相比於現有技術，本發明實施例的移位寄存器單元能夠以尺寸更小而數量更少的電晶體實現更快速的電位下拉，從而具有更優的信號輸出性能。

圖2是本發明又一實施例提供的移位寄存器單元的電路結構圖。參見圖2，本實施例的移位寄存器單元包括輸入單元11、輸出單元12、復位單元13(包括第一部分13a和第二部分13b)、下拉控制單元14和第一下拉單元15。接下來，將依次介紹每一部分的電路結構並進行相關說明。

如圖2所示，輸入單元11包括第七電晶體m7，第七電晶體m7的柵極和第一極連接輸入端in，第二極連接第一節點pu。需要說明的是，所述第一極和所述第二極分別是源極和漏極中的一個(本實施例中以第一極為漏極、第二極為源極作為示例)，根據電晶體具體類型的不同，可以設置其源極和漏極分別所具有的連接關係，以與流過電晶體的電流的方向相匹配；在電晶體具有源極與漏極對稱的結構時，源極和漏極可以視為不作特別區分的兩個電極。如此，當輸入端in處為高電平時，第七電晶體m7在柵極的高電平作用下打開，將第一節點pu處上拉至高電平，實現上述在輸入端in處為有效電平時將第一節點pu處置為有效電平的功能。在一種可能的替代方式中，第七電晶體m7的源極和漏極中與輸入端in相連的一極可以改接第一節點pu的有效電平，同樣可以實現上述功能。當然，輸入單元11的電路結構可以不僅限於以上形式。

如圖2所示，輸出單元12包括第四電晶體m4和第二電容c2，其中第四電晶體m4的柵極連接第一節點pu，第一極連接第一時鐘信號線clk，另一個連接輸出端out；第二電容c2的第一端連接第一節點pu，第二極連接輸出端out。其中，作為本實施例的一種示例，第一時鐘信號線clk上和第二時鐘信號線clkb(圖2中未示出)上可以分別加載正相時鐘信號和反相時鐘信號中的一個。如此，當第一節點pu處為高電平時，第四電晶體m4在柵極的高電平作用下打開，從而能夠利用第一時鐘信號線clk上的高電平將輸出端out處上拉至高電平，實現上述在第一節點pu處為有效電平時利用時鐘信號將輸出端out處置為有效電平的功能。當然，輸出單元12的電路結構可以不僅限於以上形式。

如圖2所示，復位單元13包括第五電晶體m5和第六電晶體m6，其中的第五電晶體的柵極連接復位端res，第一極連接第一節點pu，第二極連接可提供第一節點pu的無效電平的無效電平電壓線vss；第六電晶體m6的柵極連接復位端res，第一極連接輸出端out，第二極可提供輸出端out的無效電平的無效電平電壓線vss。如此，當復位端res處為高電平時，第五電晶體m5和第六電晶體m6在柵極的高電平作用下打開，從而將第一節點pu和輸出端out處下拉至低電平，實現上述在復位端res處為有效電平時將第一節點pu處和輸出端out處置為無效電平的功能。當然，復位單元13的電路結構可以不僅限於以上形式。

如圖2所示，下拉控制單元14包括第一電晶體m1和第一電容c1，其中的第一電晶體m1的柵極連接輸入端in，第一極連接第一節點pu，第二極連接第二節點pd；第一電容的第一端連接所述第二節點pd，第二端連接所述復位端res。如此，當輸入端in處為高電平時，第一電晶體m1在柵極的高電平作用下打開，由於第一節點pu處已經在輸入單元11的作用下轉為了高電平，因此第一電晶體m1此時可以將第二節點pd處也上拉至高電平，並使第一電容c1充電，保持兩端的電壓。此後，當復位端res處由低電平轉為高電平，在第一電容c1的作用下第二節點pd處會產生與復位端res處的方向和幅值相同的電位變化，即跳變至一個具有更高電位的高電平。即，該結構可以實現上述在第一節點pu處為有效電平的時段內將第二節點pd處置為有效電平，在復位端res處由無效電平轉為有效電平時使第二節點pd處的電位高度向遠離無效電平的方向變化的功能。在又一示例中，第一電晶體m1的柵極可以改接第一節點pu，即使得第一電晶體m1在第一節點pu處為高電平時打開，並在復位單元13將第一節點pu處之外低電平時關閉，實現上述在第一節點pu處為有效電平的時段內將第二節點pd處置為有效電平。當然，下拉控制單元14的電路結構可以不僅限於以上形式。

如圖2所示，第一下拉單元15包括第二電晶體m2和第三電晶體m3，其中第二電晶體的柵極連接控制信號pc，第一極連接第二節點pd，第二極連接第三電晶體m3的柵極；第三電晶體m3的第一極連接輸出端out，第二極連接可提供輸出端out的無效電平的無效電平電壓線vss。如此，當控制信號pc和第二節點pd處均為高電平時，第二電晶體m2和第三電晶體m3均打開，使得第三電晶體m3的柵極處的電位與第二節點pd處的電位一致或近似一致。而且，第三電晶體m3的柵極處的電位越高，其源漏電流越大，對輸出端out的電位進行下拉的速度也越快。即，實現了上述在所連接的控制信號為有效電平且第二節點pd處為有效電平時以與所述第二節點pd處的電位高度對應的速度下拉輸出端out處的電位的功能。在一個示例中，第二電晶體m2的柵極連接復位端res，從而控制信號pc由復位端res提供，使得復位端res由低電平轉為高電平之後，第三電晶體m3的柵極處能夠與第二節點pd處一同為上述具有更高電位的高電平，實現對輸出端out處的快速下拉。當然，第一下拉單元15的電路結構可以不僅限於以上形式。

需要說明的是，圖2中示出的電晶體均為n型電晶體，即可以通過相同製作工藝形成以降低製造成本。為了便於理解，本實施例中均是以全部電晶體均為n型電晶體，並且高電平作為有效電平、低電平作為無效電平為例進行說明的。當然，實施時在也可以採用低電平作為有效電平、高電平作為無效電平，和/或將部分或全部的n型電晶體變更為p型電晶體的設置。例如，可以在本實施例的基礎上進行如下變更：將圖2中的電晶體全部設置為p型電晶體，並將相關信號的高電平與低電平相互交換，例如使無效電平電壓線vss由輸出低電平變更為輸出高電平。容易理解的是，這樣的變更會使得電路工作原理中的高電平變為低電平、低電平變為高電平，電位上拉變為電位下拉、電位下拉變為電位上拉，而電路工作原理的實質則保持不變。因此，變更後的電路結構、電路時序和電路工作原理可以比照上述實施例進行理解，在此不再贅述。

圖3是圖2所示的移位寄存器單元的電路時序圖。參見圖3，上述移位寄存器單元的工作階段主要包括輸入階段i、輸出階段ii和復位階段iii。參見圖2和圖3，上述移位寄存器單元的工作原理簡述如下：

輸入階段i之前，輸入端in、復位端res以及控制信號pc均保持為低電平，因此圖2中的全部電晶體都處於關閉狀態，移位寄存器單元沒有信號輸出，工作在復位狀態。

輸入階段i中，輸入端in處轉為高電平，第一電晶體m1和第七電晶體m7打開，將第一節點pu和第二節點pd處上拉至高電平，並使得第四電晶體m4打開。而由於控制信號pc保持為低電平，所以第二電晶體m2和第三電晶體m3保持為關閉狀態。此時，第一時鐘信號線clk上為低電平，輸出端out處在第四電晶體m4打開的下拉作用下保持為低電平。由此，第二電容c2的第一端處為第一節點pu處的高電平，第二端處為輸出端out處的低電平，處於被充電的狀態。而且，第一電容c1的第一端處為第二節點pd處的高電平，第二端處為復位端res處的低電平，處於被充電的狀態。

輸出階段ii中，輸入端in處轉為低電平，第一時鐘信號線clk上轉為高電平。在第二電容c2的電荷保持作用下，第一節點pu處會隨著第一時鐘信號線clk上由低電平轉為高電平的變化跳變至一電位更高的高電平上。這使得第四電晶體m4完全打開，快速完成輸出端out處的電位上拉，即輸出端out處開始進行柵極驅動信號的輸出。

復位階段iii中，復位端res處轉為高電平，第一時鐘信號線clk上轉為低電平，控制信號pc轉為高電平。復位端res處的高電平作用下第五電晶體m5和第六電晶體m6打開，分別對第一節點pu和輸出端out處進行電位下拉。在第一電容c1的電荷保持作用下，第二節點pd處會隨著復位端res處由低電平轉為高電平的變化跳變至一電位更高的高電平上。而且，在控制信號pc處的高電平作用下，第二電晶體m2會將這一電位更高的高電平接到第三電晶體m3的柵極上，使得第三電晶體m3完全打開，快速完成輸出端out處的電位下拉，即停止輸出端out處對柵極驅動信號的輸出。

復位階段iii之後，復位端res處轉為低電平，控制信號pc與第二時鐘信號線clkb上的時鐘信號相同。從而，在控制信號pc與第二時鐘信號線clkb上為高電平時，第一電容c1的第一端處存儲的高電平會使第三電晶體m3打開，從而將輸出端out處下拉至低電平，釋放輸出端out處的噪聲電壓。

可以看出，如果沒有下拉控制單元14和第一下拉單元15的設置，復位階段iii中輸入端out處的下拉速度就會大幅下降，而且還會使得輸出端out處的噪聲電壓不能在復位階段iii之後得到釋放，容易造成輸出端out處產生延遲過大、噪聲過大、復位階段iii結束後達不到低電平等問題，引發顯示異常。而且，相比於相關技術中的設計，本實施例中僅以三個電晶體和一個電容就實現了電位快速下拉和釋放噪聲的功能，因此能夠在移位寄存器單元中以尺寸更小而數量更少的電晶體實現更快速的電位下拉，從而具有更優的信號輸出性能。

在本發明實施例中需要說明的是，如圖3所示的控制信號pc實際上是以例如輸入端in處或者輸出端out處的信號作為觸發，在觸發後從低電平轉為與第二時鐘信號線clkb上相同的波形，可以例如通過觸發器的結構實現，並可以不僅限於此。

在本發明實施例中還需要說明的是，移位寄存器單元在上述任一種結構的基礎上可以還包括第二下拉單元(未在附圖中示出)，該第二下拉單元分別連接第一節點和第二節點，被配置為在所連接的控制信號為有效電平且第二節點處為有效電平時以與第二節點處的電位高度對應的速度將第一節點處置為無效電平(在一個示例中，第二節點處的電位高度越遠離無效電平，第二下拉單元將第一節點處置為無效電平的速度越快)。在一個示例中，第二下拉單元包括第八電晶體和第九電晶體，其中第八電晶體的柵極連接控制信號，第一極連接第二節點，第二極連接第九電晶體的柵極；第九電晶體的第一極連接第一節點，第二極連接第一節點處的無效電平電壓；其中，控制信號的有效電平是能夠使第八電晶體將第一極與第二極之間導通的電平。如此，當控制信號和第二節點處均為高電平時，第八電晶體和第九電晶體均打開，使得第九電晶體的柵極處的電位與第二節點處的電位一致或近似一致。而且，第九電晶體的柵極處的電位越高，其源漏電流越大，對第一節點處的電位進行下拉的速度也越快。即，實現了上述在所連接的控制信號為有效電平且第二節點處為有效電平時以與第二節點處的電位高度對應的速度將第一節點處置為無效電平的功能。在一個示例中，第八電晶體的柵極連接復位端，從而控制信號由復位端提供，使得復位端由低電平轉為高電平之後，第八電晶體的柵極處能夠與第二節點處一同為上述具有更高電位的高電平，實現對第一節點處的快速下拉。當然，第二下拉單元的電路結構可以不僅限於以上形式。

此外，基於第一下拉單元與第二下拉單元之間的關聯，可以將第二下拉單元合併至第一下拉單元當中。如圖4所示，在圖3所示電路結構的基礎上，添加了第九電晶體m9，該第九電晶體m9的柵極連接第二電晶體m2的第二極，第一極連接第一節點pu，第二極連接可提供第一節點pu處的無效電平電壓的無效電平電壓線vss。如此，即將第二電晶體與第八電晶體合併為同一個電晶體，並使復位階段iii中第二節點pd能同時作用於第三電晶體m3和第九電晶體m9，同時實現第一節點pd處和輸出端out處的電位的快速下拉。而且，復位階段iii之後，第一節點pd處和輸出端out處的噪聲都能得到釋放。由此，可以實現更優的電路輸出性能。

基於同樣的發明構思，本發明的又一實施例提供了上述任意一種移位寄存器單元的驅動方法，包括：

在所述復位端處由無效電平轉為有效電平時，將連接至所述第一下拉單元的控制信號由無效電平轉為有效電平。

本實施例的驅動方法的步驟與上述控制信號pc的波形相對應，因此其具體實現方式可以參照上文的示例進行理解，在此不在贅述。

可以看出，本實施例的驅動方法可以與上述任意一種移位寄存器單元相互配合地實現對輸出端處(和/或第一節點處)的快速下拉或快速上拉，可以解決現有電位下拉的設計方式不能滿足應用需求的問題。相比於現有技術，本發明實施例能夠在移位寄存器單元中以尺寸更小而數量更少的電晶體實現更快速的電位下拉，從而具有更優的信號輸出性能。

基於同樣的發明構思，本發明的又一實施例提供了一種掃描驅動電路，該掃描驅動電路包括若干級的上述任意一種的移位寄存器單元。在每個柵極驅動電路中：除第一級移位寄存器單元之外，任一級移位寄存器單元的輸入端均與上一級移位寄存器單元的輸出端相連；除第一級移位寄存器單元之外，任一級移位寄存器單元的輸出端均與上一級移位寄存器單元的復位端相連。而且為了實現正確的信號時序，奇數級的移位寄存器單元所連接的第一時鐘信號線是偶數級的移位寄存器單元所連接的第二時鐘信號線，奇數級的移位寄存器單元所連接的第二時鐘信號線是偶數級移位寄存器單元所連接的第一時鐘信號線。即除第一級之外，任一級移位寄存器單元的時鐘信號的連接方式與上一級移位寄存器單元的相反。基於移位寄存器單元所能取得的更優的電路性能，該掃描驅動電路也能取得更優的電路性能。

基於同樣的發明構思，本發明的又一實施例提供了一種陣列基板，該陣列基板包括上述任意一種的移位寄存器單元或至少一個上述任意一種的掃描驅動電路。在一個示例中，該陣列基板在顯示區域之外設置有若干個上述任意一種的掃描驅動電路。基於移位寄存器單元或掃描驅動電路所能取得的更優的電路性能，該陣列基板也能取得更優的性能。

基於同樣的發明構思，本發明的又一實施例提供了一種顯示裝置，該顯示裝置包括上述任意一種的移位寄存器單元、上述任意一種的掃描驅動電路或上述任意一種的陣列基板。本發明實施例中的顯示裝置可以為：顯示面板、手機、平板電腦、電視機、顯示器、筆記本電腦、數碼相框、導航儀等任何具有顯示功能的產品或部件。基於移位寄存器單元、掃描驅動電路或陣列基板所能取得的更優的性能，該顯示裝置也能取得更優的性能。

以上所述僅為本發明的較佳實施例，並不用以限制本發明，凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。