共享鰭或納米線的場效應器件的器件隔離的製作方法

2023-10-17 15:03:14 2

背景

領域

本公開的各方面涉及半導體器件，尤其涉及毗鄰器件之間的隔離。

背景技術：

隨著集成電路(ic)技術的進步，器件幾何形狀減小。減小几何形狀和器件之間的「節距」(間隔)可使得器件在恰當操作方面相互幹擾。

基於鰭的器件是半導體基板的表面上的三維結構。基於鰭的電晶體(其可以是基於鰭的金屬氧化物半導體場效應電晶體(mosfet))可被稱為finfet。納米線場效應電晶體(fet)也是半導體基板的表面上的三維結構。納米線fet包括納米線的摻雜部分，這些摻雜部分接觸溝道區並且用作該器件的源極和漏極區。納米線fet也是mosfet器件的示例。

mosfet器件的性能可被眾多因素影響，包括溝道長度、應變和外部電阻。對mosfet器件的性能作出貢獻的一個顯著因素是毗鄰器件之間的幹擾。毗鄰器件之間的幹擾是先進技術節點(其中幾何形狀和器件之間的節距大為減小)的器件性能和縮放限制因素。

概述

一種集成電路(ic)器件可包括在第一類型區域中的第一類型的第一有效電晶體。第一有效電晶體可具有在第一有效電晶體的有源部分中的第一類型功函數材料和低溝道摻雜劑濃度。該ic器件還可包括在第一類型區域中的第一類型的第一隔離電晶體。第二有效電晶體可具有在第一隔離電晶體的有源部分中的第二類型功函數材料和低溝道摻雜劑濃度。第一隔離電晶體可被安排成毗鄰第一有效電晶體。

描述了一種用於更改集成電路(ic)器件內的隔離電晶體的功函數材料的方法。該方法可包括暴露第一類型區域中毗鄰第一類型有效電晶體布置的隔離電晶體的第一類型功函數材料。該方法還可包括蝕刻該隔離電晶體的第一類型功函數材料以在第一類型區域內形成該隔離電晶體的第二類型功函數材料。該方法可進一步包括在該隔離電晶體的第二類型功函數材料上沉積導電填充材料。

一種集成電路(ic)器件可包括在第一類型區域中的第一類型的第一有效電晶體。第一有效電晶體可具有在第一有效電晶體的有源部分中的第一類型功函數材料和低溝道摻雜劑濃度。該ic器件還可包括用於隔離第一有效電晶體的第一裝置。第一隔離裝置可被安排成毗鄰第一有效電晶體。

這已較寬泛地勾勒出本公開的特徵和技術優勢以便下面的詳細描述可以被更好地理解。本公開的附加特徵和優點將在下文描述。本領域技術人員應該領會，本公開可容易地被用作修改或設計用於實施與本公開相同的目的的其他結構的基礎。本領域技術人員還應認識到，這樣的等效構造並不脫離所附權利要求中所闡述的本公開的教導。被認為是本公開的特性的新穎特徵在其組織和操作方法兩方面連同進一步的目的和優點在結合附圖來考慮以下描述時將被更好地理解。然而，要清楚理解的是，提供每一幅附圖均僅用於解說和描述目的，且無意作為對本公開的限定的定義。

附圖簡述

為了更全面地理解本公開，現在結合附圖參閱以下描述。

圖1解說了本公開的一方面中的半導體晶片的立體圖。

圖2解說了根據本公開的一方面的管芯的橫截面視圖。

圖3解說了本公開的一方面中的金屬氧化物半導體場效應電晶體(mosfet)器件的橫截面視圖。

圖4解說了根據本公開的一方面的鰭式場效應電晶體(finfet)。

圖5解說了根據本公開的一方面的其中通過更改隔離器件的功函數材料來隔離毗鄰器件的集成電路(ic)器件的立體視圖。

圖6a-6j是解說根據本公開的一方面的圖5的ic器件的鰭下區域隔離的橫截面視圖。

圖7a-7i解說了示出本公開的一方面的更改圖5的ic器件中的隔離器件的功函數材料的橫截面視圖。

圖8解說了根據本公開的一方面的其中通過更改隔離器件的功函數材料來隔離毗鄰器件的集成電路(ic)器件的立體視圖。

圖9解說了根據本公開的一方面的其中通過更改隔離器件的功函數材料來隔離毗鄰器件的ic器件的布局視圖。

圖10a和10b解說了根據本公開的一方面的用於製造其中通過更改隔離器件的功函數材料來隔離毗鄰器件的ic器件的方法。

圖11是示出其中可有利地採用本公開的一方面的示例性無線通信系統的框圖。

圖12是解說根據一種配置的用於基於鰭的結構的電路、布局、以及邏輯設計的設計工作站的框圖。

詳細描述

以下結合附圖闡述的詳細描述旨在作為各種配置的描述，而無意表示可實踐本文中所描述的概念的僅有的配置。本詳細描述包括具體細節以便提供對各種概念的透徹理解。然而，對於本領域技術人員將顯而易見的是，沒有這些具體細節也可實踐這些概念。在一些實例中，以框圖形式示出眾所周知的結構和組件以避免湮沒此類概念。如本文所述的，術語「和/或」的使用旨在代表「可兼性或」，而術語「或」的使用旨在代表「排他性或」。

半導體製造工藝通常被分為三個部分：前端製程(feol)、中部製程(mol)以及後端製程(beol)。前端製程包括晶片製備、隔離、阱形成、柵極圖案化、分隔件、和摻雜植入。中部製程包括柵極和端子觸點形成。然而，中部製程的柵極和端子觸點形成是製造流程的越發有挑戰的部分，尤其是對於光刻圖案化而言。後端製程包括形成互連和電介質層以用於耦合到feol器件。feol器件的形成可涉及隔離毗鄰器件以減少鄰器件幹擾。

隨著集成電路(ic)技術的進步，器件幾何形狀減小。在先進的邏輯技術中，幾何形狀和器件之間的「節距」(間隔)已經顯著地減小。例如，在七(7)納米邏輯技術中，鰭節距被高度縮小(例如，21到24納米)且接觸的柵極節距也大為減小(例如，39至45納米)。

基於鰭的器件代表ic技術中的顯著進步。基於鰭的器件是半導體基板的表面上的三維結構。基於鰭的電晶體(其可以是基於鰭的金屬氧化物半導體場效應電晶體(mosfet))可被稱為finfet。納米線場效應電晶體(fet)也代表ic技術中的顯著進步。基於柵極全包圍(gaa)納米線的器件也是半導體基板的表面上的三維結構。基於gaa納米線的器件包括納米線的摻雜部分，這些摻雜部分接觸溝道區並且用作該器件的源極和漏極區。基於gaa納米線的器件也是mosfet器件的示例。

mosfet器件的性能可被眾多因素影響，包括溝道長度、應變和外部電阻。例如，半導體器件操作通常涉及將一個器件與另一器件隔離。結果，毗鄰器件之間的幹擾是可造成mosfet器件性能降級的一種顯著因素。具體而言，毗鄰器件之間的幹擾是先進技術節點(其中幾何形狀和器件之間的間隔大為減小)的器件性能和縮放限制因素。

在平面結構、基於鰭的結構、基於gaa納米線的結構或其他類似三維結構中，毗鄰器件(諸如電晶體)可以在物理上隔離和/或電隔離。可執行毗鄰有源區之間的物理斷開，以斷開毗鄰電晶體的有源區。該斷開可涉及使用例如切割步驟來分裂有源區，以斷開毗鄰電晶體的有源區或兩個毗鄰器件之間的某種其他物理障礙。雖然此類辦法可以提供完全電隔離，但物理斷開(例如，切割步驟)不是自對準的。物理斷開中缺乏自對準可導致性能可變性，同時涉及計及這兩個毗鄰器件之間所創建的物理障礙的器件面積懲罰。

可執行毗鄰有源區之間的電斷開，以電斷開毗鄰隔離器件的有源區。在這種電隔離中，近旁(或毗鄰)電晶體可被用作隔離器件。此類隔離器件可被稱為「結紮(tie-off)」器件，其中結紮器件的有源區被設置成截止狀態。截止狀態可取決於電荷承載器件的類型而有所不同。例如，在n型器件中，結紮器件可將柵極綁定至低電勢，而對於p型器件，結紮器件可將柵極綁定至高電勢。可以偏置隔離電晶體(例如，結紮器件)的柵極以將該隔離電晶體置於截止狀態並且提供對毗鄰有效器件的隔離。

在相關技術辦法中，結紮器件(例如，電晶體的柵極)可以有與期望有效器件相同的電荷載流子。在此類情形中，結紮器件可使用與用於製造有效器件的處理步驟類似的處理步驟來製造。即，用於製造結紮器件的柵極、源極和漏極、以及柵極觸點的處理步驟、以及結紮器件的特性(例如，閾值電壓(vt)、漏洩電流i截止、柵極長度等)將類似於用於製造有效器件的處理步驟、以及有效器件的特性。例如，如果有效器件是高性能器件，則有效器件的閾值電壓(vt)可能較低。結果，隔離器件也被製造成具有低閾值電壓。在沒有物理斷開的情況下，不可忽視的漏洩電流i截止將由於低閾值電壓(例如，在高於該電壓的情況下器件被激活)而跨隔離器件存在。

本公開的各個方面提供了用於通過更改隔離器件的功函數材料來隔離毗鄰器件的技術。用於更改有效器件或隔離器件的功函數材料的工藝流程可包括前端製程(feol)工藝、中部製程(mol)工藝和後端製程(beol)工藝。將理解，術語「層」包括膜且不應被解讀為指示縱向或橫向厚度，除非另外聲明。如本文中所描述的，術語「基板」或者可指代已切割晶片的基板或者可指代尚未切割的晶片的基板。類似地，術語晶片和管芯可互換使用，除非這種互換將難以置信。

本公開的諸方面包括用於更改布置在基於鰭的有效器件或基於鰭的隔離器件的有源源極區/漏極區上的功函數材料的創新集成流程。本公開的附加方面可更改布置在基於柵極全包圍(gaa)納米線的器件和其他類似三維結構的有源源極區/漏極區上的功函數材料以減少隔離器件內的漏洩電流。使用經更改功函數材料的毗鄰器件隔離可使得能夠在先進邏輯技術(諸如七(7)納米邏輯技術以及之後的邏輯技術)的減小的器件幾何形狀內進行操作。功函數更改對於有效器件而言是自對準的並且可使用現有材料和工藝能力來執行，而沒有附加步驟。本公開的此方面還提供了用於在有效電路區域內形成隔離器件的製造懲罰的減少。

本公開的一個方面更改了有效器件或結紮器件的功函數材料，以使得有效器件和相應的結紮器件具有不同的功函數材料。對於高性能有效器件(其具有低閾值電壓)而言，在相應的結紮器件中具有相似的功函數材料(例如，p型功函數金屬(pwfm)或n型功函數金屬(nwfm))增大了漏洩電流的可能性。通過更改有效器件或結紮器件的功函數材料(這可以在柵極堆疊中完成)，結紮器件的閾值從較低閾值電壓改變成較高閾值電壓。這可以改變漏洩電流，並且還可以提供該有效器件與其他有效器件(諸如集成電路上的毗鄰有效器件)之間的隔離。

圖1解說了本公開的一方面中的半導體晶片的立體視圖。晶片100可以是半導體晶片，或者可以是在晶片100的表面上具有一層或多層半導體材料的基板材料。當晶片100是半導體材料時，其可使用切克勞斯基(czochralski)工藝從籽晶生長，其中籽晶被浸入半導體材料的熔池中，並且緩慢旋轉並從池中被移除。熔融材料隨後在晶體的取向上結晶到籽晶上。

晶片100可以是複合材料，諸如砷化鎵(gaas)或氮化鎵(gan)、諸如砷化銦鎵(ingaas)之類的三元材料、四元材料、或者可以是用於其他半導體材料的基板材料的任何材料。雖然許多材料本質上可以是晶體，但是多晶或非晶材料也可用於晶片100。

晶片100或者耦合到晶片100的各層可被提供有使晶片100更具導電性的材料。作為示例而非限定，矽晶片可具有添加到晶片100的磷或硼以允許電荷在晶片100中流動。這些添加劑被稱為摻雜劑，並且在晶片100或晶片100的各部分內提供額外的電荷載流子(電子或空穴)。通過選擇提供額外的電荷載流子的區域、提供哪種類型的電荷載流子、以及晶片100中附加的電荷載流子的量(密度)，可在晶片100中或晶片100上形成不同類型的電子器件。

晶片100具有指示該晶片100的晶向的取向102。取向102可以是如圖1中所示的晶片100的平坦邊緣，或者可以是槽口或其他標記以解說晶片100的晶向。取向102可指示晶片100中晶格的平面的米勒指數。

米勒指數形成晶格中結晶平面的標記系統。晶格平面可以由三個整數h、k和指示，這些整數是晶體中平面的米勒指數。每個指數表示基於倒易晶格矢量與方向正交的平面。這些整數通常以最低項寫出(例如，它們的最大公約數應為1)。米勒指數100表示與方向h正交的平面；指數010表示與方向k正交的平面，並且指數001表示與正交的平面。對於一些晶體，使用負數(被寫為指數上方的橫條)，並且對於一些晶體(諸如氮化鎵)，可以採用三個以上數字以充分描述不同的結晶平面。

一旦按期望處理了晶片100，就沿著切割線104分割晶片100。切割線104指示晶片100將在何處被分離或分開成多片。切割線104可限定已在晶片100上製造的各種集成電路的輪廓。

一旦限定了切割線104，晶片100就可被鋸成或以其他方式分成多片以形成管芯106。每個管芯106可以是具有許多器件的集成電路或者可以是單個電子器件。管芯106(其也可被稱為晶片或半導體晶片)的物理尺寸至少部分地取決於將晶片100分成特定大小的能力、以及管芯106被設計成包含個體器件的數量。

一旦晶片100已被分成一個或多個管芯106，管芯106就可被安裝到封裝中，以允許訪問在管芯106上製造的器件和/或集成電路。封裝可包括單列直插封裝、雙列直插封裝、母板封裝、倒裝晶片封裝、銦點/凸點封裝、或者提供對管芯106的訪問的其他類型的器件。還可通過線焊、探針、或者其他連接來直接訪問管芯106，而無需將管芯106安裝到分開的封裝中。

圖2解說了根據本公開的一方面的管芯106的橫截面視圖。在管芯106中，可存在基板200，其可以是半導體材料和/或可充當對電子器件的機械支持。基板200可以是摻雜的半導體基板，其具有存在於基板200中各處的電子(指定為n溝道)或空穴(指定為p溝道)電荷載流子。用電荷載流子離子/原子對基板200的後續摻雜可改變基板200的電荷攜帶能力。

在基板200(例如，半導體基板)內，可存在阱202和204，這些阱可以是場效應電晶體(fet)的源極和/或漏極，或者阱202和/或204可以是具有鰭結構的fet(finfet)的鰭結構。取決於阱202和/或204的結構和其他特性以及基板200的外圍結構，阱202和/或204還可以是其他器件(例如，電阻器、電容器、二極體、或其他電子器件)。

半導體基板還可具有阱206和阱208。阱208可完全在阱206內，並且在一些情形中，可形成雙極結型電晶體(bjt)。阱206還可被用作隔離阱，以將阱208與管芯106內的電場和/或磁場隔離。

可將各層(例如，210到214)添加到管芯106。層210可以是例如氧化物或絕緣層，其可將阱(例如，202-208)彼此隔離或者與管芯106上的其他器件隔離。在此類情形中，層210可以是二氧化矽、聚合物、電介質、或者另一電絕緣層。層210也可以是互連層，在該情形中，層210可包括導電材料，諸如銅、鎢、鋁、合金、或者其他導電或金屬材料。

取決於期望的器件特性和/或各層(例如，210和214)的材料，層212也可以是電介質或導電層。層214可以是封裝層，其可保護各層(例如，210和212)、以及阱202-208和基板200免受外力。作為示例而非限定，層214可以是保護管芯106免受機械損害的層，或者層214可以是保護管芯106免受電磁或輻射損害的材料層。

在管芯106上設計的電子器件可包括許多特徵或結構組件。例如，管芯106可暴露於任何數量的方法以將摻雜劑傳遞到基板200、阱202-208中，並且如果期望，傳遞到層(例如，210-214)中。作為示例而非限定，管芯106可暴露於離子注入、摻雜劑原子的沉積，這些摻雜劑原子通過擴散工藝、化學氣相沉積、外延生長、或其他方法被驅入晶格中。通過各層(例如，210-214)的諸部分的選擇性生長、材料選擇以及移除，並且通過基板200和阱202-208的選擇性移除、材料選擇以及摻雜劑濃度，可在本公開的範圍內形成許多不同的結構和電子器件。

此外，基板200、阱202-208、以及各層(例如，210-214)可通過各種工藝被選擇性地移除或添加。化學溼法蝕刻、化學機械平坦化(cmp)、等離子體蝕刻、光致抗蝕劑掩模、鑲嵌工藝、以及其他方法可創建本公開的結構和器件。

圖3解說了本公開的一方面中的金屬氧化物半導體場效應電晶體(mosfet)器件300的橫截面視圖。mosfet器件300可具有四個輸入端子。這四個輸入是源極302、柵極304、漏極306和基板308。源極302和漏極306可製造為基板308中的阱202和204，或者可製造為基板308上方的區域，或者製造為管芯106上的其它層的一部分。此類其他結構可以是鰭或者從基板308的表面突出的其他結構。此外，基板308可以是管芯106上的基板200，但是基板308也可以是耦合到基板200的各層(例如，210-214)中的一層或多層。

mosfet器件300是單極器件，這是因為取決於mosfet的類型，電流僅由一種類型的電荷載流子(例如，電子或空穴)產生。mosfet器件300通過控制在源極302與漏極306之間的溝道310中的電荷載流子的量來操作。電壓v源極312施加於源極302，電壓v柵極314施加於柵極304，並且電壓v漏極316施加於漏極306。分開的電壓v基板318也可施加於基板308，儘管電壓v基板318可耦合到電壓v源極312、電壓v柵極314或電壓v漏極316中的一者。

為了控制溝道310中的電荷載流子，當柵極304累積電荷時，電壓v柵極314在溝道310中創建電場。與在柵極304上累積的電荷相反的電荷開始在溝道310中累積。柵極絕緣體320將在柵極304上累積的電荷與源極302、漏極306以及溝道310絕緣。柵極304和溝道310(兩者之間具有柵極絕緣體320)創建電容器，並且當電壓v柵極314增加時，充當該電容器的一個極板的柵極304上的電荷載流子開始累積。柵極304上的這種電荷累積將相反的電荷載流子吸引到溝道310中。最終，足夠的電荷載流子在溝道310中累積，以提供源極302與漏極306之間的導電路徑。該狀況可被稱為打開fet的溝道。

通過改變電壓v源極312和電壓v漏極316、以及它們與電壓v柵極314的關係，施加於柵極304以打開溝道310的電壓量可以變化。例如，電壓v源極312通常具有比電壓v漏極316的電位高的電位。使電壓v源極312與電壓v漏極316之間的電壓差更大將改變用於打開溝道310的電壓v柵極314的量。此外，較大的電壓差將改變使電荷載流子移動通過溝道310的電動勢的量，從而創建通過溝道310的較大電流。

柵極絕緣體320材料可以是氧化矽，或者可以是電介質或者具有與氧化矽不同的介電常數(k)的其他材料。此外，柵極絕緣體320可以是材料的組合或者不同的材料層。例如，柵極絕緣體320可以是氧化鋁、氧化鉿、氮氧化鉿、氧化鋯、或者這些材料的層疊和/或合金。可使用用於柵極絕緣體320的其他材料，而不會脫離本公開的範圍。

通過改變用於柵極絕緣體320的材料、以及柵極絕緣體320的厚度(例如，柵極304與溝道310之間的距離)，柵極304上用於打開溝道310的電荷量可以變化。還解說了示出mosfet器件300的各端子的符號322。對於n溝道mosfet(使用電子作為溝道310中的電荷載流子)，向符號322中的基板308端子應用遠離柵極304端子的箭頭。對於p型mosfet(使用空穴作為溝道310中的電荷載流子)，向符號322中的基板308端子應用指向柵極304端子的箭頭。

柵極304也可由不同的材料製成。在一些設計中，柵極304由多結晶矽(polycrystallinesilicon)製成，多結晶矽也被稱為多晶矽(polysilicon)或多晶(poly)，其是矽的導電形式。雖然本文中被稱為「多晶」或「多晶矽」，但金屬、合金或其他導電材料也被構想為用於如本公開中所描述的柵極304的恰適材料。

在一些mosfet設計中，在柵極絕緣體320中可能期望高k值材料，並且在此類設計中，可採用其他導電材料。作為示例而非限定，「高k金屬柵極」設計可將金屬(諸如銅)用於柵極304端子。雖然被稱為「金屬」，但多結晶材料、合金或其他導電材料也被構想為用於如本公開中所描述的柵極304的恰適材料。

為了互連到mosfet器件300，或者為了互連到管芯106中的其他器件(例如，半導體)，使用互連跡線或互連層。這些互連跡線可在各層(例如，210-214)中的一層或多層中，或者可以在管芯106的其他層中。

圖4解說了根據本公開的一方面的電晶體。具有鰭結構的fet(finfet400)以與針對圖3所描述的mosfet器件300類似的方式來操作。然而，finfet400中的鰭410生長或者以其它方式耦合到基板308。基板308可以是半導體基板或者例如包括氧化物層、氮化物層、金屬氧化物層或矽層的其他類似的支承層。鰭410包括源極302和漏極306。柵極304通過柵極絕緣體320來布置在鰭410上以及基板308上。高度h鰭、寬度w鰭和長度l鰭表示該鰭的維度。在finfet結構中，finfet400的物理尺寸可小於圖3中所示的mosfet器件300結構。物理尺寸的這種減小允許在管芯106上每單位面積更多的器件。

具有經調整功函數的毗鄰器件隔離

隨著集成電路(ic)技術的進步，器件幾何形狀減小。在先進的邏輯技術中，幾何形狀和器件之間的「節距」(間隔)已經顯著地減小。例如，在七(7)納米邏輯技術中，鰭節距被高度縮小(例如，21到24納米)且接觸的柵極節距也大為減小(例如，39至45納米)。

基於鰭的器件代表ic技術中的顯著進步。基於鰭的器件是半導體基板的表面上的三維結構。基於鰭的電晶體(其可以是基於鰭的金屬氧化物半導體場效應電晶體(mosfet))可被稱為finfet。納米線場效應電晶體(fet)也代表ic技術中的顯著進步。基於柵極全包圍(gaa)納米線的器件也是半導體基板的表面上的三維結構。基於gaa納米線的器件包括納米線的摻雜部分，這些摻雜部分接觸溝道區並且用作該器件的源極和漏極區。基於gaa納米線的器件也是mosfet器件的示例。

mosfet器件的性能可被眾多因素影響，包括溝道長度、應變和外部電阻。例如，半導體器件操作通常涉及將一個器件與另一器件隔離。結果，毗鄰器件之間的幹擾是可造成mosfet器件性能降級的一種顯著因素。具體而言，毗鄰器件之間的幹擾是先進技術節點(其中幾何形狀和器件之間的間隔大為減小)的器件性能和縮放限制因素。

在平面結構、基於鰭的結構、基於gaa納米線的結構或其他類似三維結構中，毗鄰器件(諸如電晶體)可以在物理上隔離和/或電隔離。可執行毗鄰有源區之間的物理斷開以斷開毗鄰電晶體的有源區。該斷開可涉及使用例如切割步驟來分裂有源區，以斷開毗鄰電晶體的有源區或兩個毗鄰器件之間的某種其他物理障礙。雖然此類辦法可以提供完全電隔離，但物理斷開(例如，切割步驟)不是自對準的。物理斷開中缺乏自對準可導致性能可變性，同時避免了計及這兩個毗鄰器件之間所創建的物理障礙的器件面積懲罰。

可執行毗鄰有源區之間的電斷開，以電斷開毗鄰隔離器件的有源區。在這種電隔離中，近旁(或毗鄰)電晶體可被用作隔離器件。此類隔離器件可被稱為「結紮」器件，其中結紮器件的有源區被設置成截止狀態。截止狀態可取決於電荷承載器件的類型而有所不同。例如，在n型器件中，結紮器件可將柵極綁定至低電勢，而對於p型器件，結紮器件可將柵極綁定至高電勢。

在相關技術辦法中，結紮器件(例如，電晶體的柵極)可以有與期望有效器件相同的電荷載流子。在此類情形中，結紮器件可使用與用於製造有效器件的處理步驟類似的處理步驟來製造。即，用於製造結紮器件的柵極、源極和漏極、以及柵極觸點的處理步驟、以及結紮器件的特性(例如，閾值電壓(vt)、漏洩電流i截止、柵極長度等)將類似於用於製造有效器件的處理步驟、以及有效器件的特性。例如，如果有效器件是高性能器件，則有效器件的閾值電壓(vt)可能較低。結果，隔離器件也被製造成具有低閾值電壓。在沒有物理斷開的情況下，不可忽視的漏洩電流i截止將由於低閾值電壓(例如，在高於該電壓的情況下器件被激活)而跨隔離器件存在。

本公開的各個方面提供了用於通過更改有效器件或隔離器件的功函數材料來隔離毗鄰器件的技術。用於更改有效器件或隔離器件的功函數材料的工藝流程可包括前端製程(feol)工藝、中部製程(mol)工藝和後端製程(beol)工藝。

本公開的諸方面包括用於更改布置在基於鰭的有效器件或基於鰭的隔離器件的有源源極區/漏極區上的功函數材料的創新集成流程。本公開的附加方面可更改布置在基於柵極全包圍(gaa)納米線的器件和其他類似三維結構的有源源極區/漏極區上的功函數材料以減少隔離器件內的漏洩電流。使用經更改功函數材料的毗鄰器件隔離可使得能夠在先進邏輯技術(諸如七(7)納米邏輯技術以及之後的邏輯技術)的減小的器件幾何形狀內進行操作。功函數更改對於有效器件而言是自對準的並且可使用現有材料和工藝能力來執行，而沒有附加步驟。本公開的此方面還提供了用於在有效電路區域內形成隔離器件的製造懲罰的減少。

本公開的一個方面更改了有效器件或結紮器件的功函數材料，以使得有效器件和相應的結紮器件具有不同的功函數材料。對於高性能有效器件(其具有低閾值電壓)而言，在相應的結紮器件中具有相似的功函數材料(例如，p型功函數金屬(pwfm)或n型功函數金屬(nwfm))增大了漏洩電流的可能性。通過更改有效器件或結紮器件的功函數材料(這可以在柵極堆疊中完成)，結紮器件的閾值電壓從較低閾值電壓被修改成較高閾值電壓。這可以減少漏洩電流，同時提供該有效器件與其他有效器件(諸如集成電路上的毗鄰有效器件)之間的隔離，而不依賴於物理隔離。

圖5解說了根據本公開的一方面的包括隔離器件內的經更改功函數材料的基於鰭的集成電路(ic)器件500的橫截面視圖。代表性地，基於鰭的ic器件500包括圍繞鰭550的淺溝槽隔離(sti)區域504，該鰭550包括由基板502(例如，半導體基板、絕緣體上覆矽(soi)基板、埋氧化物(box)層等)支撐的摻雜鰭下部分570和有效鰭部分580。soi基板可被完全耗盡。每個有效鰭部分580被布置在一個摻雜鰭下部分570(例如，鰭550的摻雜部分)上。當摻雜鰭下部分570是n型(例如，nfet)時，摻雜鰭下部分570由磷摻雜矽(sip)、碳磷摻雜矽(sicp)、磷摻雜矽鍺(sigep)、磷摻雜鍺(gep)、或其他類似三/五族(iii/v)材料構成。當摻雜鰭下部分570是p型(例如，pfet)時，摻雜鰭下部分570由硼摻雜矽鍺(sigeb)、硼摻雜鍺(geb)、或其他類似摻雜材料構成。

在此安排中，基於鰭的ic器件500包括有效器件(例如，有效柵極510)和隔離器件(例如，結紮柵極540)。有效柵極510包括n型區域520內的具有n型功函數材料(nwfm)524的第一部分。有效柵極510還包括p型區域530內的具有p型功函數材料(pwfm)534的第二部分。類似地，結紮柵極540可形成在n型區域520或p型區域530內。然而，在本公開的此方面，結紮柵極540的功函數材料被更改。

例如，儘管結紮柵極540中的一個結紮柵極在n型區域520中，但功函數材料是p型功函數材料(例如，pwfm534)。同樣，儘管結紮柵極540中的另一個結紮柵極在p型區域530中，但功函數材料是n型功函數材料(例如，nwfm524)。在本公開的此方面，更改結紮柵極540的功函數材料將該結紮器件的閾值從較低閾值電壓改變成了較高閾值電壓。這可以減小漏洩電流，同時在該有效器件與其他有效器件之間提供改進的電隔離，而無需依賴於隔離器件的物理斷開。

在此安排中，有效柵極510包括在有效柵極510的側壁上的柵極分隔件512(例如，基於氮的低k柵極分隔件)。導電填充材料516(例如，鎢(w)或鈷(co))被布置在有效鰭部分580的功函數材料(例如，nwfm524或pwfm534)上。功函數材料(例如，nwfm524或pwfm534)被沉積在柵極分隔件512上的高k介電層514上。基於鰭的ic器件500可如圖6a-6j和7a-7i所示地形成。根據本公開的諸方面，ic器件可包括基於柵極全包圍(gaa)納米線的有效器件、基於鰭的有效器件、或其他類似三維有效器件。參照圖10a和10b來描述如圖6a-7i所示的用於形成基於鰭的ic器件500的過程。

圖10a解說了根據本公開的一方面的用於製造包括具有經更改功函數材料的隔離器件的ic器件的方法1000。圖10a和10b中所描述的過程使得能夠形成如圖5、8和9所示的基於鰭的ic器件500。在框1002，示出在完成晶片蝕刻以形成鰭550之後的傳入晶片(例如，半導體基板)。例如，如圖6a所示，硬掩模554(例如，氮化矽(sin))和氧化物層552被安排在鰭550(例如，基底鰭部分)上。儘管是參照基於鰭的器件來解說的，但對功函數材料的更改可應用於其他類似三維半導體結構，諸如圖8所示的基於gaa納米線的ic器件。

再次參照圖10a，在框1004，對ic器件的n型鰭下區域和p型鰭下區域進行摻雜。例如，如圖6b所示，p型摻雜氧化物532(例如，硼)被形成在n型區域520和p型區域530兩者內的鰭550、氧化物層552和硬掩模554的側壁上。在圖6c中，硬掩模554被沉積在p型區域530內的p型摻雜氧化物532上。在圖6d中，從n型區域520移除p型摻雜氧化物532以暴露鰭550中的一個鰭；p型摻雜氧化物532保留在p型區域530中的鰭550上。

在圖6e中，n型摻雜氧化物522(例如，磷或砷的氧化物)被形成在n型區域520內的鰭550、氧化物層552和硬掩模554的側壁上。另外，n型摻雜氧化物522被沉積在p型區域530內的p型摻雜氧化物532上。圖6b-6e所示的過程可使用固態摻雜劑或其他類似阱摻雜劑來執行。這種技術避免了將離子注入到器件的阱中，同時減少鰭下漏洩。通過不執行阱離子注入消除了鰭溝道摻雜。在本公開的一個方面，通過在溝道下面放置阱摻雜劑來用阱摻雜劑代替阱注入。在本公開的此方面，有效器件和隔離器件在器件的有源部分中展現出低溝道摻雜劑濃度。摻雜劑可使用外延工藝來生長。替換地，摻雜劑可以是固態摻雜劑或其他類似阱摻雜劑，其被放置在溝道下面以替代器件的阱內的離子注入。

再次參照圖10a，在框1006，沉積淺溝槽隔離(sti)材料並對其進行蝕刻以在摻雜鰭下區域的硬掩模上停止。如圖6f所示，沉積淺溝槽隔離材料以形成sti區域504。sti區域504被蝕刻以在鰭550的硬掩模554上停止。如圖6g所示，sti區域504、p型摻雜氧化物532和n型摻雜氧化物522被蝕刻以暴露硬掩模554。在框1008，蝕刻硬掩模和氧化物以及sti區域以暴露有效鰭部分。如圖6h所示，硬掩模554從鰭550中被移除。在圖6i中，sti區域504和氧化物層552被蝕刻以暴露鰭550的有效鰭部分580。

再次參照圖10a，在框1010，對基於鰭的ic器件500進行退火來將摻雜劑推進到摻雜鰭下區域中，以形成鰭的摻雜鰭下部分。如圖6j所示，n型摻雜氧化物522被推進到鰭550的基底部分中以在n型區域520內形成鰭550的摻雜鰭下部分570，從而形成n型擴散摻雜劑526。另外，p型摻雜氧化物532被推進到摻雜鰭下區域中以在p型區域530內形成鰭550的摻雜鰭下部分570，從而形成p型擴散摻雜劑536。用n型擴散摻雜劑526和p型擴散摻雜劑536來替代平面器件中所使用的離子注入以控制鰭下漏洩。n型擴散摻雜劑526和p型擴散摻雜劑536還可提供n型區域520與p型區域530之間的隔離。如圖7a-7i所示，執行柵極形成，其中隔離器件的功函數材料被更改以提高隔離器件的閾值電壓，從而減小隔離器件的漏洩電流。

再次參照圖10a，在框1012，圖案化晶片以在ic器件的有效鰭部分上形成虛設多晶柵極。如圖7a所示，描繪了在完成虛設多晶柵極圖案化過程以形成虛設多晶柵極(例如，矽(si))之後的傳入晶片。在此示例中，在有效柵極510的圖案化期間將硬掩模501(例如，氮化矽(sin))安排在有效柵極510上。有效柵極510由sti區域504支撐，該sti區域504由基板502支撐。在框1014，在虛設柵極和硬掩模的側壁上形成柵極分隔件(例如，基於氮的低k柵極分隔件)。例如，如圖7b所示，柵極分隔件512被形成在有效柵極510和硬掩模501的側壁上。另外，氧化物572被沉積在有效鰭部分580上。

圖10b進一步解說了圖10a的根據本公開的一方面的用於製造包括具有經更改功函數材料的隔離器件的ic器件的方法1000。在框1020，在該ic器件上沉積層間電介質(ild)並且對該ild材料執行化學機械拋光(cmp)工藝以在虛設多晶柵極上停止並暴露虛設多晶柵極。如圖7c所示，對ild506執行cmp工藝以暴露有效柵極510。在框1022，移除虛設柵極並且刷新有效鰭部分上的氧化物層。如圖7d所示，移除有效柵極510並且刷新有效鰭部分580上的氧化物572(例如，氧化矽(si02))以暴露鰭550的有效鰭部分580。在框1024，執行柵極替換過程以用有效柵極替換虛設柵極(例如，如圖7e所示)。

如圖7e所示，高k介電層514被沉積在有效柵極510和結紮柵極540兩者的有效鰭部分580的暴露部分上。第一功函數材料(wfm)(例如，nwfm524)被沉積在有效柵極510和結紮柵極540兩者的n型區域520和p型區域530兩者內的有效鰭部分580上。在此安排中，部分地移除該功函數材料以交替地在n型區域520和p型區域530之一中形成第二功函數材料(wfm)(例如，pwfm534)，如圖7f-7i所示。

再次參照圖10b，在框1026，在柵極堆疊的功函數材料上沉積間隙填充材料並且在該間隙填充材料上形成光刻掩模。如圖7f所示，間隙填充材料508被沉積在n型區域520和p型區域530兩者內的n型功函數材料(例如，nwfm524)上。在圖7g中，光刻掩模509被沉積在間隙填充材料508上以定義間隙填充材料508內的開口掩模，以用於交替地暴露n型區域520和p型區域530之一上的功函數材料(例如，nwfm524)。在框1028，執行去模(stripresist)以形成掩模開口並且隨後發生對暴露功函數材料的部分蝕刻。如圖7h所示，去模過程移除了光刻掩模509並且形成了交替地暴露n型區域520和p型區域530之一上的功函數材料(例如，nwfm524)的掩模開口560。例如，對n型功函數材料(例如，nwfm524)的一部分的部分蝕刻形成了p型區域530內的p型功函數材料(例如，pwfm534)。

再次參照圖10b，在框1030，移除間隙填充材料。在圖7i中，間隙填充材料508被移除以通過掩模開口560暴露有效柵極510和結紮柵極540兩者的功函數材料(例如，nwfm524或pwfm534)。在框1032，通過掩模開口在暴露的功函數材料上沉積導電填充材料，以及對該導電填充材料的cmp工藝完成該ic器件。如圖8所示，導電填充材料816(例如，鎢(w)或鈷(co))被沉積在n型功函數材料(例如，nwfm824)和p型功函數材料(pwfm834)上以完成有效柵極810和結紮柵極840的形成。最後，執行cmp工藝以在ild806上停止。

如圖8所示，基於柵極全包圍(gaa)納米線的ic器件800包括圍繞摻雜區域870且由基板802支撐的sti區域804。有源區880被布置在摻雜區域870上。當摻雜區域870是n型(例如，nfet)時，摻雜區域870由磷摻雜材料構成。當摻雜區域870是p型(例如，pfet)時，摻雜區域870由硼摻雜材料構成。基於gaa納米線的ic器件800包括有效器件(例如，有效柵極810)和隔離器件(例如，結紮柵極840)。有效柵極810包括n型區域820內的具有n型功函數材料(nwfm)824的第一部分、以及p型區域830內的在高k介電層814上具有p型功函數材料(pwfm)834的第二部分。結紮柵極840可形成在n型區域820或p型區域830內。

在本公開的一個方面，結紮柵極840的功函數材料被更改。例如，儘管結紮柵極840之一在n型區域820中，但功函數材料是p型功函數材料(例如，pwfm834)。同樣，儘管結紮柵極840中的另一個結紮柵極在p型區域830中，但功函數材料是n型功函數材料(例如，nwfm824)。在本公開的此方面，更改結紮柵極840的功函數材料提高了結紮柵極840的閾值電壓。這可以減小結紮柵極840的漏洩電流，同時在該有效器件與其他有效器件之間提供改善的電隔離，而不依賴於隔離器件(例如，結紮柵極840)的物理斷開。

在此安排中，有效柵極810包括在有效柵極810的側壁上的柵極分隔件812(例如，基於氮的低k柵極分隔件)。導電填充材料816(例如，鎢(w)或鈷(co))被布置在有源區880的功函數材料(例如，nwfm824或pwfm834)上。該功函數材料被沉積在柵極分隔件812的高k介電層814上。基於鰭的ic器件500可如圖6a-6j和7a-7i所示地形成。基於鰭的ic器件500可包括基於柵極全包圍(gaa)納米線的有效器件、基於鰭的有效器件、或其他類似三維有效器件。參照圖10a和10b來描述用於形成基於鰭的ic器件500的過程，如圖6a-7i所示。對於基於gaa納米線的ic器件(例如，如圖8所示)，可根據本公開的諸方面來修改此過程。

本公開的諸方面包括用於更改布置在基於鰭的有效器件或基於鰭的隔離器件的有源源極/漏極區上的功函數材料的創新集成流程。本公開的附加方面可更改布置在基於柵極全包圍(gaa)納米線的器件和其他類似三維結構的有源源極/漏極區上的功函數材料以減小該隔離器件內的漏洩電流。使用經更改功函數材料的毗鄰器件隔離可使得能夠在先進邏輯技術(諸如七(7)納米邏輯技術和之後的邏輯技術)的減小的器件幾何形狀內進行操作。功函數更改對於有效器件而言是自對準的並且可使用現有材料和工藝能力來執行，而沒有附加步驟。本公開的此方面還提供了用於在有效電路區域內形成隔離器件的製造懲罰的減少。

本公開的一個方面更改了有效器件或結紮器件的功函數材料，以使得有效器件和相應的結紮器件具有不同的功函數材料。對於高性能有效器件(其具有低閾值電壓)而言，在相應的結紮器件中具有相似的功函數材料(例如，p型功函數金屬(pwfm)或n型功函數金屬(nwfm))增大了漏洩電流的可能性。通過更改有效器件或結紮器件的功函數材料(這可以在柵極堆疊中完成)，結紮器件的閾值從較低閾值電壓改變成較高閾值電壓。這可以減小漏洩電流，並且還可以提供該有效器件與其他有效器件(諸如集成電路上的毗鄰有效器件)之間的隔離。

根據本公開的一方面，描述了一種基於鰭的結構。在一種配置中，該基於鰭的結構包括用於在基於鰭的結構的各鰭之間進行隔離的裝置。該隔離裝置可以是隔離器件(例如，結紮柵極540/840)。在另一方面，前述裝置可以是被配置成執行由前述裝置敘述的功能的任何模塊或任何裝備或材料。

圖11是示出其中可有利地採用本公開的一方面的示例性無線通信系統1100的框圖。出於解說目的，圖11示出了三個遠程單元1120、1130和1150以及兩個基站1140。將認識到，無線通信系統可具有遠多於此的遠程單元和基站。遠程單元1120、1130和1150包括ic器件1125a、1125c和1125b，這些ic器件包括所公開的具有經更改功函數的隔離器件。將認識到，其他設備也可包括所公開的隔離器件，諸如基站、交換設備、和網絡裝備。圖11示出了從基站1140到遠程單元1120、1130和1150的前向鏈路信號1180，以及從遠程單元1120、1130和1150到基站1140的反向鏈路信號1190。

在圖11中，遠程單元1120被示為行動電話，遠程單元1130被示為可攜式計算機，並且遠程單元1150被示為無線本地環路系統中的固定位置遠程單元。例如，遠程單元可以是行動電話、手持式個人通信系統(pcs)單元、可攜式數據單元(諸如個人數據助理)、啟用gps的設備、導航設備、機頂盒、音樂播放器、視頻播放器、娛樂單元、固定位置數據單元(諸如儀表讀數裝備)、或者存儲或檢索數據或計算機指令的其他設備、或者其組合。儘管圖11解說了根據本公開的各方面的遠程單元，但本公開不限於所解說的這些示例性單元。本公開的諸方面可以合適地在包括所公開的隔離器件的許多設備中使用。

圖12是解說用於ic結構(諸如以上公開的隔離器件)的電路、布局以及邏輯設計的設計工作站的框圖。設計工作站1200包括硬碟1201，該硬碟1201包含作業系統軟體、支持文件、以及設計軟體(諸如cadence或orcad)。設計工作站1200還包括促成對電路1210或ic器件1212(包括隔離器件)的設計的顯示器1202。提供存儲介質1204以用於有形地存儲電路1210或ic器件1212的設計。電路1210或ic器件1212的設計可以用文件格式(諸如gdsii或gerber)存儲在存儲介質1204上。存儲介質1204可以是cd-rom、dvd、硬碟、快閃記憶體、或者其他合適的設備。此外，設計工作站1200包括用於從存儲介質1204接受輸入或者將輸出寫到存儲介質1204的驅動裝置1203。

存儲介質1204上記錄的數據可指定邏輯電路配置、用於光刻掩模的圖案數據、或者用於串寫工具(諸如電子束光刻)的掩模圖案數據。該數據可進一步包括與邏輯仿真相關聯的邏輯驗證數據，諸如時序圖或網電路。在存儲介質1204上提供數據通過減少用於設計半導體晶片的工藝數目來促成電路1210或基於鰭的結構1212的設計。

對於固件和/或軟體實現，這些方法體系可以用執行本文所描述功能的模塊(例如，規程、函數等等)來實現。有形地體現指令的機器可讀介質可被用來實現本文所述的方法體系。例如，軟體代碼可被存儲在存儲器中並由處理器單元來執行。存儲器可以在處理器單元內或在處理器單元外部實現。如本文所用的，術語「存儲器」是指長期、短期、易失性、非易失性類型存儲器、或其他存儲器，而並不限於特定類型的存儲器或存儲器數目、或記憶存儲在其上的介質的類型。

如果以固件和/或軟體實現，則功能可作為一條或多條指令或代碼存儲在計算機可讀介質上。示例包括編碼有數據結構的計算機可讀介質和編碼有電腦程式的計算機可讀介質。計算機可讀介質包括物理計算機存儲介質。存儲介質可以是能被計算機存取的可用介質。作為示例而非限定，此類計算機可讀介質可包括ram、rom、eeprom、cd-rom或其他光碟存儲、磁碟存儲或其他磁存儲設備、或能被用來存儲指令或數據結構形式的期望程序代碼且能被計算機訪問的其他介質；如本文中所使用的盤(disk)和碟(disc)包括壓縮碟(cd)、雷射碟、光碟、數字多用碟(dvd)、軟盤和藍光碟，其中盤常常磁性地再現數據，而碟用雷射光學地再現數據。上述的組合應當也被包括在計算機可讀介質的範圍內。

除了存儲在計算機可讀介質上，指令和/或數據還可作為包括在通信裝置中的傳輸介質上的信號來提供。例如，通信裝置可包括具有指示指令和數據的信號的收發機。這些指令和數據被配置成使一個或多個處理器實現權利要求中敘述的功能。

儘管已詳細描述了本公開及其優勢，但是應當理解，可在本文中作出各種改變、替代和變更而不會脫離如由所附權利要求所定義的本公開的技術。例如，諸如「上方」和「下方」之類的關係術語是關於基板或電子器件使用的。當然，如果該基板或電子器件被顛倒，則上方變成下方，反之亦然。此外，如果是側面取向的，則上方和下方可指代基板或電子器件的側面。而且，本申請的範圍並非旨在被限定於說明書中所描述的過程、機器、製造、物質組成、裝置、方法和步驟的特定配置。如本領域的普通技術人員將容易從本公開領會到的，根據本公開，可以利用現存或今後開發的與本文所描述的相應配置執行基本相同的功能或實現基本相同結果的過程、機器、製造、物質組成、裝置、方法或步驟。因此，所附權利要求旨在將這樣的過程、機器、製造、物質組成、裝置、方法或步驟包括在其範圍內。

技術人員將進一步領會，結合本文的公開所描述的各種解說性邏輯框、模塊、電路、和算法步驟可被實現為電子硬體、計算機軟體、或兩者的組合。為清楚地解說硬體與軟體的這一可互換性，各種解說性組件、塊、模塊、電路、以及步驟在上面是以其功能性的形式作一般化描述的。此類功能性是被實現為硬體還是軟體取決於具體應用和施加於整體系統的設計約束。技術人員可針對每種特定應用以不同方式來實現所描述的功能性，但此類實現決策不應被解讀為致使脫離本公開的範圍。

結合本文的公開所描述的各種解說性邏輯框、模塊、以及電路可用設計成執行本文中描述的功能的通用處理器、數位訊號處理器(dsp)、專用集成電路(asic)、現場可編程門陣列(fpga)或其他可編程邏輯器件、分立的門或電晶體邏輯、分立的硬體組件、或其任何組合來實現或執行。通用處理器可以是微處理器，但在替換方案中，處理器可以是任何常規的處理器、控制器、微控制器、或狀態機。處理器還可被實現為計算設備的組合(例如，dsp與微處理器的組合、多個微處理器、與dsp核心協同的一個或多個微處理器，或者任何其他此類配置)。

結合本公開所描述的方法或算法的步驟可直接在硬體中、在由處理器執行的軟體模塊中、或在這兩者的組合中體現。軟體模塊可駐留在ram、快閃記憶體、rom、eprom、eeprom、寄存器、硬碟、可移動盤、cd-rom或本領域中所知的任何其他形式的存儲介質中。示例性存儲介質耦合到處理器以使得該處理器能從/向該存儲介質讀寫信息。在替換方案中，存儲介質可以被整合到處理器。處理器和存儲介質可駐留在asic中。asic可駐留在用戶終端中。在替換方案中，處理器和存儲介質可作為分立組件駐留在用戶終端中。

在一個或多個示例性設計中，所描述的功能可以在硬體、軟體、固件、或其任何組合中實現。如果在軟體中實現，則各功能可以作為一條或多條指令或代碼存儲在計算機可讀介質上或藉其進行傳送。計算機可讀介質包括計算機存儲介質和通信介質兩者，包括促成電腦程式從一地向另一地轉移的任何介質。存儲介質可以是可被通用或專用計算機訪問的任何可用介質。作為示例而非限定，這樣的計算機可讀介質可以包括ram、rom、eeprom、cd-rom或其他光碟存儲、磁碟存儲或其他磁存儲設備、或能被用來攜帶或存儲指令或數據結構形式的指定程序代碼手段且能被通用或專用計算機、或者通用或專用處理器訪問的任何其他介質。任何連接也被正當地稱為計算機可讀介質。例如，如果軟體是使用同軸電纜、光纖電纜、雙絞線、數字訂戶線(dsl)、或諸如紅外、無線電、以及微波之類的無線技術從web網站、伺服器、或其他遠程源傳送而來，則該同軸電纜、光纖電纜、雙絞線、dsl、或諸如紅外、無線電、以及微波之類的無線技術就被包括在介質的定義之中。如本文中所使用的盤(disk)和碟(disc)包括壓縮碟(cd)、雷射碟、光碟、數字多用碟(dvd)和藍光碟，其中盤(disk)往往以磁的方式再現數據而碟(disc)用雷射以光學方式再現數據。上述的組合應當也被包括在計算機可讀介質的範圍內。

提供對本公開的先前描述是為使得本領域任何技術人員皆能夠製作或使用本公開。對本公開的各種修改對本領域技術人員而言將容易是顯而易見的，並且本文中所定義的普適原理可被應用到其他變型而不會脫離本公開的精神或範圍。因此，本公開並非旨在被限定於本文中所描述的示例和設計，而是應被授予與本文中所公開的原理和新穎性特徵相一致的最廣範圍。