帶數字校正的逐次逼近模數轉換器及其處理方法

2023-10-17 16:31:49

專利名稱：帶數字校正的逐次逼近模數轉換器及其處理方法
技術領域：
本發明屬於模擬數字轉換技術領域，特別涉及一種模數轉換器及其處理方法。
背景技術：
逐次逼近模數(A/D，Analog/Digital)轉換器的精度較高，功耗很低，儘管轉換速 度偏慢，但在很多不需要高速轉換的場合，如觸控螢幕控制電路中，逐次逼近模數轉換器已經 成為一種常用的選擇。傳統的逐次逼近A/D轉換器通常採用分段的方式實現，一般有這樣幾種(1)高K 位採用開關電容陣列，低N位採用電阻串；(2)高K位採用電阻串，低N位採用開關電容陣 列；(3)高K位和低N位均採用開關電容陣列。如果採用單一的電阻串結構，會使得電阻的數目過多，如果採用單一的開關電容 陣列結構，則會出現電容值非常大的電容，這些後果不僅會使得晶片面積變得很大，同時也 會惡化電阻或者電容之間的匹配度。電阻串構成的子DAC可以保證電路的單調性，但是電 阻的匹配度不如電容，因此精度相對較差；開關電容陣列構成的子DAC的精度比電阻串構 成的子DAC高，但這種結構卻可能使電路出現非單調性或者缺碼。另外，對於精度為12位 或者更高的逐次逼近A/D轉換器來說，即使分兩段也會使得電阻的數目過多或電容的取值 過大，難以實現低成本高精度的電路。如果在逐次逼近A/D轉換器中出現了上述第(3)種情況所述的兩個由開關電容 陣列構成的高K位子DAC和低N位子DAC，那麼在這兩個子DAC之間需要一個電容進行耦 合。理想情況下，這個耦合電容Cs不是單位電容C的整數倍，而是一個分數值電容，例如
& 。但是在版圖設計時，在保證電容之間的匹配度的前提下，分數值電容是難以實現
的。這裡需要對單位電容和分數值電容作一說明絕大多數電容的值都是某個電容C的整 數倍，如C，2C，4C，8C，16C，這裡的「C」就稱為一個單位電容，單位電容的值可以由設計者來 決定，通常在IOOfF IpF以內；對於分數值電容，它的值就不是單位電容的整數倍，而是分數倍。

發明內容
本發明的目的是為了克服現有的逐次逼近模數轉換器中耦合電容排版製作困難 的缺點，提出了一種帶數字校正的逐次逼近模數轉換器。為了實現上述目的，本發明的技術方案是一種帶數字校正的逐次逼近模數轉換器，包括主DAC、校準DAC、比較器、控制電 路、存儲器，比較器的正輸入端接共模電壓，負輸入端接主DAC的輸出，其特徵在於，所述主 DAC包括開關電容陣列構成的高K位CDAC和開關電容陣列構成的低N位CDAC，並且高K位 CDAC和低N位CDAC之間通過一個單位電容進行耦合，校準DAC的輸出端與主DAC的輸出端 之間通過一個耦合電容進行耦合。
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作為上述方案的進一步的改進，為了提高模數轉換器的精度並保證一定的單調 性，主DAC還包括由電阻串構成的中間M位RDAC。本發明的另一方面是為了適應上述逐次逼近模數轉換器結構的改進，提出了一種 與之配套的帶數字校正的逐次逼近模數轉換器的處理方法，該方法具體包括如下步驟步驟1 電路上電後，先對高K位CDAC各個電容的殘差電壓由從高位到低位的順 序依次進行量化，對應的電容在時鐘的控制下先接地再接參考電壓，比該電容位數低的所 有電容，包括低N位CDAC的所有電容，則先接參考電壓再接地，而比該電容位數高的所有電 容一直接地，比較器的輸出對控制電路中的SAR進行控制，而SAR的輸出接校準DAC的輸 入，量化結束時，校準DAC的輸出電壓與共模電壓之差就是對應電容的殘差電壓；步驟2 最高位對應的誤差電壓等於最高位對應的殘差電壓除以2 ；高K位中除了最高位以外的各位所對應的誤差電壓等於該位的殘差電壓減去比 該位高的各位的誤差電壓之和再除以2 ；第N位(或上述改進方案中的第M+N位)對應的誤差電壓等於第N+1位(或上述 改進方案中的第M+N+1位)對應的誤差電壓減去第N+1位(或上述改進方案中的第M+N+1 位)對應的殘差電壓再除以2;從第1位到第N-I位(或上述改進方案中的第M+N-1位)各位的誤差電壓等於比 該位高一位的誤差電壓除以2。從殘差電壓到誤差電壓的轉換是以數字的方式進行的，並且在校準DAC輸出的殘 差電壓數字碼末位後面增加兩位一起參與運算，這兩位均預設為0 ；步驟3 進行正常轉換時，由SAR確定為1的各位所對應的誤差電壓數字碼被累加 起來再舍掉最後兩位，以作為校準DAC的輸入。本發明的有益效果本發明所設計的主DAC分為兩段或者三段實現，使得在逐次 逼近A/D轉換器精度較高時也可以避免使用過多的電阻或者過大的電容；兩個開關電容陣 列構成的高位CDAC和低位CDAC之間的耦合電容由理想的分數電容改為一個單位電容，避 免了分數值電容的製作，提高了整個電容陣列版圖的匹配度；使用單位電容進行耦合所引 入的系統誤差和高位CDAC電容之間的匹配誤差均可以通過數字校正技術予以消除；在校 準DAC輸出的殘差電壓數字碼末位後面增加兩位零再參與誤差電壓的計算，減小了 二進位 數在運算過程中所帶來的誤差。


圖1為本發明的逐次逼近模數轉換器系統框圖。圖2為分兩段實現的主DAC，校準DAC與比較器的結構示意圖。圖3為量化電容C8對應的殘差電壓Vs8的過程示意圖。圖4為電路實施例一中對輸入模擬信號進行採樣時的結構示意圖。圖5為電路實施例一中進行正常轉換時的結構示意圖。圖6為分三段實現的主DAC，校準DAC與比較器的結構示意圖。圖7為電路實施例二中對輸入模擬信號進行採樣時的結構示意圖。圖8為電路實施例二中進行正常轉換時的結構示意圖。圖9為帶自校準時DNL和INL的仿真結果。
圖10為不帶自校準時DNL和INL的仿真結果。圖11為帶自校準與不帶自校準時SNR和ENOB的仿真結果。
具體實施例方式下面結合附圖，給出本發明的具體實施例。需要說明的是實施例中的參數並不影 響本發明的一般性。本發明的一種帶數字校正的逐次逼近模數轉換器系統框圖如圖1所示，包括主 DAC、校準DAC、比較器、控制電路、存儲器以及數據輸出級，比較器的正輸入端接共模電壓， 負輸入端接主DAC的輸出，主DAC包括開關電容陣列構成的高K位CDAC和開關電容陣列構 成的低N位CDAC，並且高K位CDAC和低N位CDAC之間通過一個單位電容進行耦合，校準 DAC的輸出端與主DAC的輸出端之間通過一個耦合電容進行耦合。下面結合兩個實施例進行具體說明。實施例一假設主DAC由電容陣列構成的高5位CDAC和電容陣列構成的低4位 CDAC兩段組成。圖2為分兩段實現的主DAC，校準DAC與比較器的結構示意圖，包括主DAC中高5 位的CDAC 101，低4位的CDAC 103，以及9位的校準DAC 104和比較器105。高位CDAC 101 與低位CDAC 103之間通過單位電容Cs進行耦合，校準DAC 104的輸出與主DAC的輸出之 間通過電容Cc進行耦合。假設高位CDAC 101的各個電容分別為C8 = (24+ Δ C8) C, C7 = (23+ Δ C7) C, C6 = (22+ Δ C6) C, C5 = (2+ Δ C5) C, C4 = (1+ Δ C4) C，其中ACi是各個電容的誤差，C是單位電容。假設低位CDAC 103 的各個電容分別為C3 = 23C, C2 = 22C, C1 = 2C,C0 = C' 0 = C0假設校準DAC 104與主DAC之間的耦合電容為Cc = KC，其中K是一個正整數。在以上的假設中，低位CDAC 103的各個電容都是理想的，沒有誤差。這是因為高 位CDAC 101中電容的匹配誤差才是影響整個逐次逼近A/D轉換器精度的主要因素，因此只 需要校正高位CDAC 101中電容的匹配誤差。除了以上的假設之外，定義C'4 = CsI Iclsb = cs| Iiec = (i+ac' 4)c，其中 Clsb 是低位CDAC 103電容的總和，「I I」表示並聯。理想情況下，CsI IQsb的值應該等於一個單 位電容C，但由於Cs本身就是一個單位電容，因此(；| IQsb的值會偏離一個單位電容，該誤差 用 AC' 4 表示。另夕卜，再定義 ACtol = AC' 4+Δ C4+Δ C5+Δ C6+Δ C7+Δ C8O電路上電後，首先進行自校準，這一步是為了把高位CDAC 101的各個電容所對應 的殘差電壓都量化出來，再通過一定的運算得到各位的誤差電壓並存儲在存儲器中，這裡 的存儲器可以是隨機存儲器(RAM，Random AccessMemory)。自校正從高位CDAC 101中的最高位C8開始，圖3為量化C8的殘差電壓Vri^的過程
示意圖，其中是參考電壓，V。m是共模電壓，Vcm = 1/2Vref。在前一個狀態下，C8接地，其餘所
有電容接V,ef，比較器105的同相輸入端和反相輸入端均接V。m，同時校準DAC 104的輸出也 為V。m，此時比較器105反相輸入端上的電荷為
Q = VcfflC8+(Vcffl-Vref) (C' 4+C4+...+C7)；= Vcm (24+ Δ C8) C+ (Vcm-Vref) (24+ Δ C『 4+Δ C4+... + Δ C7) C在下一個狀態，C8接Vref，其餘所有電容接地，校準DAC 104的輸出為Veal8，比較器105反相輸入端的電壓為Vx，此時比較器105反相輸入端上的電荷為Q' = (Vx-Vref) C8+Vx (C' 4+C4+···+C7)+ (Vx-Vcal) Cc；= (Vx-Vref) (24+ Δ C8) C+Vx (24+ AC' 4+ Δ C4+... + Δ C7) C+ (Vx-Vcal8) KC由於電荷守恆，Q = Q'，由此可以得到(25+K + ACtol)(Vcm-VX) = K Vcm+^(AC4+AC4 + -- + AC7-AC8)-Vcalg利用控制電路中的一個在校準周期內工作的9位的逐次逼近寄存器(SAR， Successive Approximation)，採用逐次逼近的方式，可以將C8對應的殘差電壓進行量化。 量化結束時，V。m ^Vx，那麼Vcal8 =Vcm+^(AC4+- + AC7-AC8)C8 的殘差電壓就是 Veal8 與 Vem 的差，即& = Vcalg -Vcm = ^(AC4 +-- + AC7-AC8);
再將它除以2就得到最高位的誤差電壓為&=』 = g(AC4+." + AC7-AC8)。以上兩步操
作都是用數字的方式完成的。但是在上面的運算中涉及到除以2的運算，對一個二進位數 除以2相當於將其右移一位，這會帶來一定的誤差。比如，將十進位數3對應的二進位數 011除以2後得到001，而001對應的十進位數為1。也就是說，用數字的方式進行3除以2 的運算後，得到的結果是1，於是就產生了誤差。為了減小數字碼運算時帶來的誤差，在校準 DAC 104輸出的殘差電壓數字碼末位後面補兩位一起參與運算，這兩位均預設為0。這樣， 將某個二進位數除以2時所可能丟掉的信息從一定程度上被保留下來，從而提高了運算的 精度。殘差電壓與誤差電壓都是用補碼來進行表達和運算的。禾_相同的方法，可以依次得到(7、(6、(5、(；所對應的殘差電壓和誤差電壓。當需 要量化某個電容的殘差電壓時，該電容在前後兩個狀態下先接地，再接Vref ；位數比該電容 低的所有電容(包括C' 4)則先接V&，再接地；而位數比該電容高的所有電容在前後兩個 狀態下一直接地。以下是C7、c6、c5、c4等四個電容所對應的誤差電壓的表達式Ve7 = ^^ = ^AC4+- +AC6-SAC7 +AC8);Ve6 = -v^-v^ =^AC4+... + AC5-IAC6 + AC7 +AC8);Fe5 = Vr5-Ve6;Ve7-VeS = ^(AC4 +AC4-15ACS + AC6 + ….+ AC8)；Fe4 = HK廠H = ^(AC4 -3IAC4 + AC5+--- + AC8) ο 從上面的表達式可以看出，高5位CDAC所對應的5個誤差電壓既包括了高位CDAC
7101中各個電容之間的匹配誤差，即AC4 Δ C8，又包括了用單位電容對高位CDAC 101和 低位CDAC 103進行耦合所引入的系統誤差，S卩AC' 4。匹配誤差和系統誤差除了會對高 位產生影響外，也會對低位產生影響。在本發明所提出的校正方法中，還提供了低位的誤差
電壓的計算方法，公式如下
權利要求
一種帶數字校正的逐次逼近模數轉換器，包括主DAC、校準DAC、比較器、控制電路和存儲器，比較器的正輸入端接共模電壓，負輸入端接主DAC的輸出，其特徵在於，所述主DAC包括電容陣列構成的高K位CDAC和電容陣列構成的低N位CDAC，並且高K位CDAC和低N位CDAC之間通過一個單位電容進行耦合，校準DAC的輸出端與主DAC的輸出端之間通過一個耦合電容進行耦合。
2.根據權利要求1所述的帶數字校正的逐次逼近模數轉換器，其特徵在於，所述的主 DAC還包括由電阻串構成的中間M位RDAC。
3.根據權利要求1或權利要求2所述的帶數字校正的逐次逼近模數轉換器，其特徵在 於，所述的耦合電容為單位電容的正整數倍。
4.一種與權利要求1所述的帶數字校正的逐次逼近模數轉換器配套的處理方法，其特 徵在於，包括如下步驟步驟1 電路上電後，先對高K位CDAC各個電容的殘差電壓由從高位到低位的順序依 次進行量化，對應的電容在時鐘的控制下先接地再接參考電壓，比該電容位數低的所有電 容，包括低N位CDAC的所有電容，則先接參考電壓再接地，而比該電容位數高的所有電容一 直接地，比較器的輸出對控制電路中的SAR進行控制，而SAR的輸出接校準DAC的輸入，量 化結束時，校準DAC的輸出電壓與共模電壓之差就是對應電容的殘差電壓； 步驟2 最高位的誤差電壓等於最高位的殘差電壓除以2 ；高K位中除了最高位以外的各位所對應的誤差電壓等於該位的殘差電壓減去比該位 高的各位的誤差電壓之和再除以2 ；第N位的誤差電壓等於第N+1位的誤差電壓減去第N+1位的殘差電壓再除以2 ； 從第1位到第N-I位各位的誤差電壓等於比該位高一位的誤差電壓除以2 ； 從殘差電壓到誤差電壓的轉換是以數字的方式進行的，並且在校準DAC輸出的殘差電 壓數字碼末位後面增加兩位一起參與運算，這兩位均預設為0。步驟3 進行正常轉換時，等於1的各位所對應的誤差電壓數字碼被累加起來再舍掉最 後兩位，作為校準DAC的輸入。
5.一種與權利要求2所述的帶數字校正的逐次逼近模數轉換器配套的處理方法，其特 徵在於，包括如下步驟步驟1 電路上電後，先對高K位CDAC各個電容的殘差電壓由從高位到低位的順序依 次進行量化，對應的電容在時鐘的控制下先接地再接參考電壓，比該電容位數低的所有電 容，包括低N位CDAC的所有電容，則先接參考電壓再接地，而比該電容位數高的所有電容一 直接地，比較器的輸出對控制電路中的SAR進行控制，而SAR的輸出接校準DAC的輸入，量 化結束時，校準DAC的輸出電壓與共模電壓之差就是對應電容的殘差電壓； 步驟2 最高位的誤差電壓等於最高位的殘差電壓除以2 ；高K位中除了最高位以外的各位所對應的誤差電壓等於該位的殘差電壓減去比該位 高的各位的誤差電壓之和再除以2 ；第M+N位的誤差電壓等於第M+N+1位的誤差電壓減去第M+N+1位的殘差電壓再除以2 ； 從第1位到第M+N-1位各位的誤差電壓等於比該位高一位的誤差電壓除以2 ； 從殘差電壓到誤差電壓的轉換是以數字的方式進行的，並且在校準DAC輸出的殘差電 壓數字碼末位後面增加兩位一起參與運算，這兩位均預設為0。步驟3 進行正常轉換時，等於1的各位所對應的誤差電壓數字碼被累加起來再舍掉最 後兩位，作為校準DAC的輸入。
全文摘要
本發明針對現有的逐次逼近模數轉換器中耦合電容排版製作困難的缺點，公開了一種帶數字校正的逐次逼近模數轉換器及其處理方法。模數轉換器包括主DAC、校準DAC、比較器、控制電路、存儲器，特徵在於主DAC包括通過單位電容耦合的電容陣列構成的高K位CDAC和低N位CDAC。引入的系統誤差和電容匹配誤差通過數字校正消除，在自校準階段將高K位CDAC各個電容所對應的誤差電壓予以量化，存儲在存儲器中，在量化出來的殘差電壓數字碼末位後面增加兩位0參與誤差電壓的運算。進行正常轉換時，誤差電壓數字碼被累加起來再舍掉最後兩位，剩下的數字碼作為校準DAC的輸入，進而提高模數轉換器的精度。
文檔編號H03M1/38GK101977058SQ201010523620
公開日2011年2月16日 申請日期2010年10月28日 優先權日2010年10月28日
發明者於奇, 吳霜毅, 寧寧, 徐振濤, 李靖, 杜翎, 陳必江 申請人:電子科技大學