列並行模數轉換器、像素感光值輸出方法及CMOS圖像傳感器與流程
2023-10-04 14:06:59
本發明涉及圖像傳感器領域，尤其涉及一種列並行模數轉換器、一種像素感光信號輸出方法及一種CMOS圖像傳感器。
背景技術：
目前，圖像傳感器主要有CCD圖像傳感器(ChargedCoupledDevice)和CMOS圖像傳感器(CMOSImagingSensor，CIS)兩類。相比CDD圖像傳感器，CMOS圖像傳感器具有低功耗、低噪聲、寬動態範圍、體積小、成本低等優勢，因此CMOS圖像傳感器已逐漸成為本技術領域的研發熱點。模數轉換器(Analog-to-DigitalConvert，ADC)是CMOS圖像傳感器的重要組成部分，用於將每個像素單元產生的模擬信號轉換成數位訊號，是模擬電路與數字電路的接口。所述像素單元產生的模擬信號是去除噪聲信號影響後的感光實際模擬值，通常採用相關雙採樣(CorrelatedDoubleSampling)，採集像素單元的感光電壓與復位電壓，並將其相減得到所述的模擬信號。具體地，先使像素單元的復位控制信號保持有效，此時像素單元輸出的是復位電壓。然後，開啟所述像素單元的傳輸管，輸出像素單元的感光電壓，但是這個感光電壓不是淨值，而是疊加在復位電壓上。所以，像素單元真正的感光值是感光電壓與復位電壓之差。現有的CMOS圖像傳感器主用使用3種ADC，分別是：晶片級ADC、列並行ADC和像素級ADC。晶片級ADC即整個晶片只有一個ADC，每個像素產生的模擬輸出都要依次順序經過這個ADC進行模數轉換，所以，這種ADC佔用面積較小，但同時轉換速度較慢，僅適用於像素陣列較小、對CIS速度要求不高的應用場合。像素級ADC是指每個像素或者每幾個像素共用一個ADC。這種ADC信噪比較高、功耗低、對ADC的速度要求也低，但像素的填充因子低、版圖設計複雜，目前還無法實現產業化。而列並行ADC是對晶片級ADC和像素級ADC的折中，它採用每列像素共用一個ADC，每列的ADC只負責處理本列數據，各列的ADC同時工作，這種半並行處理兼採晶片級ADC和像素級ADC之所長，可大大提高轉換效率，在未來CIS的發展中具有很廣泛的應用前景。在申請公開號為CN1917374A的中國專利申請中，披露了一種列並行ADC。這種列並行ADC的每一列對應一個可逆計數器U/DCNT。在復位階段，將每列像素單元的復位信號和斜坡發生器DAC產生的斜坡信號RAMP輸入比較器，此時對應於計數器的downcounting時段，計數器從某個起始值開始向下計數，直至斜坡信號RAMP超過復位信號使得比較器發生翻轉。此時計數器的數值Vref對應於復位電壓。在感光階段，將像素單元的感光信號和斜坡信號RAMP輸入比較器，此時對應於計數器的upcounting時段，計數器從復位電壓Vref開始向上計數，直至斜坡信號RAMP超過感光像素信號使得比較器再次發生翻轉。此時計數器的數值等於感光信號Vsig與復位信號Vref之差，即：真正的感光淨值(Vsig-Vref)。由於在這種方法中每一列像素單元的復位電壓Vref均實際由像素單元產生，所以產生的復位電壓Vref會在某一數值範圍內隨機分布，從而使得復位階段中各比較器翻轉的時間節點前後不統一，導致復位階段的時間較長，從而降低了模數轉換效率。
技術實現要素：
本發明所要解決的技術問題是提供一種列並行模數轉換器，能縮短模數轉換時間，提高轉換效率。為了解決上述問題，本發明提供了一種列並行模數轉換器，包括：斜坡發生器，用於在行操作時間內，產生第一斜坡信號和第二斜坡信號；計數單元，用於在行操作時間內，在第一斜坡信號產生時開始計數以及在第二斜坡信號產生時重新開始計數；所述計數單元與所述斜坡發生器由同一同步信號控制；以及多個列模數轉換器，每個列模數轉換器對應於像素陣列的一列像素單元；所述列模數轉換器包括：比較處理單元，用於比較復位電壓與所述第一斜坡信號電壓以及比較所述像素單元輸出的感光電壓與所述第二斜坡信號電壓，包括：電容、開關模塊及比較器，所述電容的第一端與所述像素單元的輸出端相連，所述電容的第二端與所述比較器的第一輸入端相連，所述比較器的第二輸入端與所述斜坡發生器的輸出端相連；所述開關模塊連接於所述電容的第二端與所述比較器的輸出端之間，所述開關模塊在所述第一斜坡信號產生前先復位後打開，用於在所述比較器的第一輸入端產生固定壓差的復位電壓；存儲單元，用於存儲第一計數值和第二計數值；所述第一計數值為所述計數單元從所述第一斜坡信號產生計數至所述比較器翻轉時得到的計數值；所述第二計數值為所述計數單元從所述第二斜坡信號產生計數至所述比較器翻轉時得到的計數值。可選的，所述計數單元包括多個計數器，每個計數器對應於一個列模數轉換器，用於獲得對應列的第一計數值和第二計數值；或者所述計數單元包括一個計數器，所述計數器對應於各個列模數轉換器，用於獲得各列的第一計數值和第二計數值。可選的，所述列模數轉換器還包括：鎖存單元，所述鎖存單元的輸入端與所述比較器的輸出端相連，用於鎖存所述比較器翻轉時的信號邊沿；所述鎖存單元的輸出端與所述存儲單元的寫控制輸入端相連。可選的，所述存儲單元包括：用於存儲第一計數值的所述復位存儲單元、用於存儲第二計數值的包括：讀寫控制模塊及一個存儲陣列；所述感光存儲單元以及控制所述復位存儲單元和所述感光存儲單元讀寫的包括：讀寫控制模塊及一個存儲陣列讀寫控制模塊。可選的，所述復位存儲單元包括：第一復位存儲單元和第二復位存儲單元，所述第一復位存儲單元和所述第二復位存儲單元分時工作；所述感光存儲單元包括：第一感光存儲單元和第二感光存儲單元，所述第一感光存儲單元和所述第二感光存儲單元分時工作；所述讀寫控制單元包括：用於控制所述第一復位存儲單元和所述第一感光存儲單元讀寫的第一讀寫控制模塊和用於控制所述第二復位存儲單元和所述第二感光存儲單元讀寫的第二讀寫控制模塊。可選的，所述復位存儲單元和所述感光存儲單元由多個標準6T存儲單元構成；所述復位存儲單元和所述感光存儲單元的位寬與數字量化精度有關。可選的，所述第一斜坡信號的持續時間為25～27個時鐘周期，所述第二斜坡信號的持續時間為29～211個時鐘周期。可選的，所述斜坡發生器為單斜率斜坡發生器，所述第一斜坡信號和所述第二斜坡信號均為向上斜坡信號或者向下斜坡信號。可選的，還包括：第一校準單元和第二校準單元；所述第一校準單元和第二校準單元分別包括：m個校準列模數轉換器；所述校準列模數轉換器包括：比較處理單元，用於比較基準電壓與所述第一斜坡信號電壓以及比較所述基準電壓與所述第二斜坡信號電壓，包括：電容、開關模塊及比較器，所述電容的第一端與所述基準電壓相連，所述電容的第二端與所述比較器的第一輸入端相連，所述比較器的第二輸入端與所述斜坡發生器的輸出端相連；所述開關模塊連接於所述電容的第二端與所述比較器的輸出端之間；鎖存單元，用於鎖存所述比較器翻轉時的信號邊沿；所述鎖存單元的輸入端與所述比較器的輸出端相連，所述鎖存單元的輸出端與所述復位存儲單元的寫控制輸入端和所述感光存儲單元的寫控制輸入端相連；復位存儲單元，用於存儲第一計數值，所述第一計數值為所述計數單元從所述第一斜坡信號產生計數至所述比較器翻轉時得到的計數值；感光存儲單元，用於存儲第二計數值，所述第二計數值為所述計數單元從所述第二斜坡信號產生計數至所述比較器翻轉時得到的計數值；其中，所述第一斜坡信號和所述第二斜坡信號輸入所述第一校準單元各個校準列模數轉換器的比較器的信號時延小於所述第一斜坡信號和所述第二斜坡信號輸入各個列模數轉換器的比較器的最小時延，所述第一斜坡信號和所述第二斜坡信號輸入所述第二校準單元各個校準列模數轉換器的比較器的信號時延大於所述第一斜坡信號和所述第二斜坡信號輸入各個列模數轉換器的比較器的最大時延。可選的，還包括：第一校準單元、第二校準單元和2m個校準計數器；所述第一校準單元和第二校準單元分別包括：m個校準列模數轉換器；每個校準計數器對應於一個校準列模數轉換器；所述校準列模數轉換器包括：比較處理單元，用於比較基準電壓與所述第一斜坡信號電壓以及比較所述基準電壓與所述第二斜坡信號電壓，包括：電容、開關模塊及比較器，所述電容的第一端與所述基準電壓相連，所述電容的第二端與所述比較器的第一輸入端相連，所述比較器的第二輸入端與所述斜坡發生器的輸出端相連；所述開關模塊連接於所述電容的第二端與所述比較器的輸出端之間；鎖存單元，用於鎖存所述比較器翻轉時的信號邊沿；所述鎖存單元的輸入端與所述比較器的輸出端相連，所述鎖存單元的輸出端與所述復位存儲單元的寫控制輸入端和所述感光存儲單元的寫控制輸入端相連；復位存儲單元，用於存儲第一計數值，所述第一計數值為所述計數單元從所述第一斜坡信號產生計數至所述比較器翻轉時得到的計數值；感光存儲單元，用於存儲第二計數值，所述第二計數值為所述計數單元從所述第二斜坡信號產生計數至所述比較器翻轉時得到的計數值；其中，所述第一斜坡信號和所述第二斜坡信號輸入所述第一校準單元各個校準列模數轉換器的比較器的信號時延小於所述第一斜坡信號和所述第二斜坡信號輸入各個列模數轉換器的比較器的最小時延，所述第一斜坡信號和所述第二斜坡信號輸入所述第二校準單元各個校準列模數轉換器的比較器的信號時延大於所述第一斜坡信號和所述第二斜坡信號輸入各個列模數轉換器的比較器的最大時延。可選的，還包括：基準電壓發生電路，用於產生所述基準電壓，所述第一斜坡信號持續期間的基準電壓與所述第二斜坡信號持續期間的基準電壓之間具有可控的電壓差，所述電壓差與所述復位信號與所述感光信號之間的壓差相當。可選的，所述第一斜坡信號持續期間或者所述第二斜坡信號持續期間的基準電壓為低噪地電勢。可選的，所述基準電壓發生電路包括：分壓電阻串、數據選擇器及開關採樣電路；所述開關採樣電路包括：高阻開關及高值電容；所述高阻開關的控制信號為一脈衝信號，每行有效一次或者每幀有效一次；所述高阻開關的輸出端與所述高值電容的輸入端相連，採樣電壓經所述開關採樣電路，輸出所述基準電壓；所述採樣電壓受控於所述分壓電阻串和所述數據選擇器。可選的，所述基準電壓發生電路為虛擬像素輸出電路；所述虛擬像素輸出電路包括：多個虛擬像素單元；其中，所述虛擬像素單元的控制信號與所述像素陣列中像素單元的控制信號一致，版圖不同；或者所述虛擬像素單元的版圖與所述像素陣列中像素單元的版圖一致，控制信號不同。可選的，所述m大於或等於4。可選的，各個列模數轉換器的復位存儲單元和感光存儲單元穿插分成至少兩組，每組由相同的控制信號控制；組數由所述像素陣列的列數、信號時序要求、讀寫速度以及圖像幀率決定。根據本發明的另一方面，還提供了一種像素感光值的輸出方法，包括以下步驟：輸出像素陣列中各列像素單元的復位模擬信號；基於電荷潰通效應，產生各列像素單元固定壓差的復位電壓；產生第一斜坡信號並開始從零計數；比較所述第一斜坡信號電壓和各列像素單元的復位電壓，當所述第一斜坡信號電壓超過各列像素單元的復位電壓時，記錄各列像素單元的第一計數值；使各列像素單元感光，輸出各列像素單元的感光電壓；產生第二斜坡信號，並重新開始從零計數；比較所述第二斜坡信號電壓和各列像素單元的感光電壓，當所述第二斜坡信號電壓超過各列像素單元的感光電壓時，記錄各列像素單元的第二計數值；分別對各列像素單元的第一計數值與第二計數值求差，獲得各列像素單元的像素感光值。可選的，在獲得各列像素單元的像素感光值之後，還包括：對各像素感光值進行校準；所述校準包括：獲得同一第一斜坡信號和第二斜坡信號下的各像素感光值、第一校準信號和第二校準信號；其中，所述第一校準信號和第二校準信號均基於所述第一斜坡信號、所述第二斜坡信號與基準電壓產生，產生所述第一校準信號的第一斜坡信號和第二斜坡信號的信號時延小於產生各像素感光值的第一斜坡信號和第二斜坡信號的最小時延，產生所述第二校準信號的第一斜坡信號和第二斜坡信號的信號時延大於產生各像素感光值的第一斜坡信號和第二斜坡信號的最大時延；基於所述第一校準信號和第二校準信號，擬合斜坡信號偏移量直線；基於所述斜坡信號偏移量直線，對各像素感光值進行校準。可選的，所述擬合出斜坡信號偏移量直線包括：分別剔除第一校準信號和第二校準信號中的最大值和最小值；將其餘的第一校準信號和第二校準信號對應於二維坐標系中的一個點；基於所述二維坐標系中各點，擬合斜坡信號偏移量直線，使所述斜坡信號偏移量直線經過儘量多的點。可選的，所述對各像素感光值進行校準包括：將各像素感光值與所述斜坡信號偏移量直線對應，獲得各像素感光值對應的斜坡信號偏移量；將各像素感光值減去對應的斜坡信號偏移量。可選的，分別對各列像素單元的第一計數值與第二計數值求差包括：分組讀取各列像素單元的第一計數值；分組讀取各列像素單元的第二計數值；對所述第一計數值和對應的第二計數值求差。可選的，所述分組讀取包括：將各列存儲第一計數值的存儲單元穿插分為n組，(列序數modn)餘數相同的為一組；將各列存儲對應第二計數值的存儲單元穿插分為n組，(列序數modn)餘數相同的為一組；配置時鐘周期，所述時鐘周期為n；依次讀取各組數據，每個時鐘周期讀出一組數據；其中，對於第x列的數據，第(x-1)個周期預充電，第(x-1+n-1)個周期數據被讀出，中間的周期放電；其中x為列序數，1≤x≤m，m為像素陣列的總列數；n為組數。根據本發明的另一方面，還提供了一種CMOS圖像傳感器，包括像素陣列，還包括上述列並行模數轉換器。與現有技術相比，本發明的技術方案具有以下優點：1、本發明利用開關管的電荷潰通效應產生相對統一的固定壓差，用以替代像素復位電壓，使得比較器能在第一斜坡信號階段中的某一時刻相對集中地發生翻轉，從而大幅縮短獲得復位計數值的時間，進而加快了獲得感光值(即：感光計數值與復位計數值求差)的時間，提高了模數轉換效率。2、可選方案中，各列模數轉換器共用一個計數器，在保證正常計數功能的同時，節省了計數器面積，進而簡化了布局難度，節省了晶片面積。3、可選方案中，為每個列模數轉化器配置了兩個復位存儲單元和兩個感光存儲單元，使用全雙工方式實現了讀寫的同時操作，進一步縮短了行操作時間，從而提高了圖像幀率。4、可選方案中，基於各列模數轉換器左右兩側額外增加的校準單元產生的模擬信號，擬合輸入各列模數轉換器的斜坡信號偏移量，基於所述偏移量對各列像素單元的感光值進行校準，消除了由於斜坡信號電壓左右微弱變化引起的圖像漸變性，提高了圖像質量。5、可選方案中，對由存儲復位計數值的復位存儲器和存儲感光計數值的感光存儲器組成的存儲陣列進行穿插分組，把間隔等距離的存儲單元歸為同一bank，在一個時鐘周期內讀出一列的數據，按地址解碼順序依次讀出各個bank的數據，在提高讀取速度的同時緩解了輸出的圖像中可能存在的塊與塊之間的差異，進一步提高了圖像質量。附圖說明圖1為本發明列並行模數轉換器一實施例的結構示意圖；圖2為本發明列並行模數轉換器一實施例的時序圖；圖3為本發明列並行模數轉換器一實施例斜坡信號的時序圖；圖4為本發明像素感光值輸出方法一實施例的流程圖；圖5為本發明列並行模數轉換器另一實施例的結構示意圖；圖6為本發明列並行模數轉換器另一實施例的時序圖；圖7為本發明列並行模數轉換器再一實施例的結構示意圖；圖8為本發明列並行模數轉換器又一實施例的結構示意圖；圖9為本發明列並行模數轉換器又一實施例的結果示意圖；圖10為本發明列並行模數轉換器又一實施例中一種基準發生電路的結構示意圖；圖11為本發明列並行模數轉換器又一實施例中另一種基準發生電路的結構示意圖；圖12為本發明像素感光值輸出方法另一實施例的流程圖；圖13為本發明列並行模數轉換器又一實施例中復位存儲單元及感光存儲單元的結構示意圖；圖14為本發明列並行模數轉換器又一實施例分組讀取的時序圖；圖15為本發明像素感光值輸出方法再一實施例的流程圖。具體實施方式在下面的描述中闡述了很多具體細節以便於充分理解本發明。但是本發明能夠以很多不同於在此描述的其它方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣，因此本發明不受下面公開的具體實施的限制。其次，本發明利用示意圖進行詳細描述，在詳述本發明實施例時，為便於說明，所述示意圖只是實例，其在此不應限制本發明保護的範圍。經研究，發明人發現：現有技術的列並行模數轉換器的模數轉換效率較低，一部分原因是因為在第一斜坡信號階段獲得各列的復位信號所對應的計數值所需的時間較長。由於在第二斜坡信號階段，基於各列像素單元的實際感光情況而產生不同的模擬信號，所以在第二斜坡信號階段，各列的比較器發生翻轉的時間是不可能統一的，所述第二斜坡信號的持續時間沒有進一步壓縮的空間。但是，在第一斜坡信號階段，實際需要獲得的僅僅是一個復位信號，如果能使各列復位信號相對統一，使各列的比較器在第一斜坡信號階段中某一相對固定的時刻發生翻轉，就能節省第一斜坡信號的持續時間，從而提高模數轉化效率。發明人進一步發現：利用開關管的電荷潰通效應就可以產生如上所述相對統一的復位信號。下面結合附圖和具體實施例對本發明的技術方案做進一步說明。本發明提供了一種列並行模數轉換器。圖1為本發明列並行模數轉換器一實施例的結構示意圖。如圖1所示，本實施例中的像素陣列10共有n列，相對應地，本實施例的列並行模數轉換器包括：n個列模數轉換器11、斜坡發生器12、以及計數單元13。所述斜坡發生器12，用於在行操作時間內，產生第一斜坡信號和第二斜坡信號。每個列模數轉換器11對應於像素陣列10的一列。所述列模數轉換器11包括：比較處理單元110、鎖存單元112、存儲單元。所述比較處理單元110用於比較像素陣列10中對應列的像素單元輸出的模擬信號與所述斜坡發生器12產生的斜坡信號。所述比較處理單元110包括：電容C、開關模塊S以及比較器111。所述電容C的第一端與對應列像素單元的輸出端相連，所述電容C的第二端與所述比較器111的第一輸入端相連。所述比較器111的第二輸入端與所述斜坡發生器12的輸出端相連。所述開關模塊S連接於所述電容C的第二端與所述比較器111的輸出端之間。所述開關模塊S在所述第一斜坡信號產生前先復位，使所述比較器111的第一輸入端電壓與所述比較器111的輸出端被賦值成所述斜坡發生器12的起始電壓，然後在所述第一斜坡信號產生前斷開所述開關S1，基於電荷潰通效應(chargeinjection)，在所述比較器111的第一輸入端生產一個固定壓差。由於所述固定壓差是基於電荷潰通效應而產生，與每列像素單元的實際復位電壓無關，所以可以保證所述固定壓差在一個相對固定的數值範圍內。所述固定壓差將替代現有技術基於實際像素單元產生的復位電壓使所述比較器111在第一斜坡信號階段翻轉。所述鎖存單元112的輸入端與所述比較器111的輸出端相連，用於鎖存所述比較器111翻轉時的信號邊沿。需要說明的是，本領域技術人員可以理解，使用鎖存單元可以更好地固定比較器111翻轉時的信號邊沿，但沒有鎖存單元，本技術方案仍可得以實施。本實施例中的存儲單元包括：復位存儲單元113、感光存儲單元114和讀寫控制模塊(圖未示)。所述讀寫控制模塊控制所述復位存儲單元113和所述感光存儲單元114的讀寫操作。所述復位存儲單元113，用於存儲該列像素單元的第一計數值。所述第一計數值為所述計數單元13從所述第一斜坡信號產生開始計數至該列的比較器111翻轉時所得到的計數值，即：完成復位模擬信號的數字量化。所述復位存儲器113的第一輸入端與所述鎖存單元112的輸出端相連，第二輸入端與所述計數單元13的輸出端相連。所述感光存儲單元114，用於存儲該列像素單元對應的第二計數值。所述第二計數值為所述計數單元13從所述第二斜坡信號產生開始計數至該列的比較器111翻轉時所得到的計數值，即：完成感光信號的數字量化。所述感光存儲單元114的第一輸入端與所述鎖存單元112的輸出端相連，第二輸入端與所述計數單元13的輸出端相連。所述計數單元13與所述斜坡發生器12由同一同步信號控制，用於在行操作時間內，從第一斜坡信號產生時開始計數，計數至比較器在所述第一斜坡信號階段發生翻轉以及從第二斜坡信號產生時重新開始計數，計數至比較器在所述第二斜坡信號階段再次翻轉。具體地，本實施例的計數單元13包括與所述像素陣列的列數相對應的n個計數器，每個計數器對應於一個列模數轉換器110的復位存儲單元113和感光存儲單元114。圖2為本發明列並行模數轉換器第一實施例的時序圖。下面結合圖2說明圖1所示一實施例的工作過程。如圖2所示，當各列像素單元的復位控制信號有效時，所述像素陣列10的各列像素單元輸出模擬復位電壓，所述復位電壓接入所述電容C。通過復位和斷開所述開關模塊S，利用電荷潰通效應產生固定壓差作為各列像素單元的復位電壓輸入所述比較器111的第一輸入端。所述比較器111的第二輸入端接入所述斜坡發生器12的輸出端。所述復位電壓與所述斜坡發生器12輸出的起始電壓存在一定的電壓差。接著，所述斜坡發生器12產生第一斜坡信號，計數單元13開始從零計數。本實施例中，所述斜坡發生器12產生的第一斜坡信號和第二斜坡信號均為同樣斜率的向上斜坡信號。隨著第一斜坡信號的逐漸增大，所述第一斜坡信號與所述復位電壓之間的電壓差逐漸縮小，當所述第一斜坡信號超過所述復位電壓時，觸發所述比較器111發生翻轉。同時觸發所述復位存儲單元113的寫操作，將此時計數單元13的計數值Vref(即：第一計數值)寫入對應的復位存儲單元113。隨後，各列像素單元的感光控制信號有效，所述像素陣列10的各列像素單元輸出感光電壓。所述感光電壓疊加在模擬復位電壓上。所述斜坡發生器12產生第二斜坡信號，所述計數單元13重新開始從零計數。隨著第二斜坡信號的逐漸增大，所述第二斜坡信號與所述感光電壓之間的電壓差逐漸縮小，當所述第二斜坡信號超過所述感光電壓時，觸發所述比較器111再次發生翻轉，觸發所述感光存儲單元114的寫操作，將此時計數單元13的計數值Vsig(即：第二計數值)寫入對應的感光存儲單元114。由於所述感光電壓是疊加在所述模擬復位電壓上的，所以所述感光電壓與所述斜坡發生器12的起始電壓之間的電壓差會大於所述復位電壓與所述斜坡發生器12的起始電壓之間的電壓差。所以，相比所述復位電壓，所述第二斜坡信號需要更長的時間才能超過所述感光電壓，因此所述第二計數值大於所述第一計數值，而兩者的差值(即：Vsig-Vref)正是像素單元的實際感光值的數字量化；也因此，所述第二斜坡信號的持續時間b將大於所述第一斜坡信號的持續時間a。而本發明通過電荷潰通效應產生的復位電壓能使各列的比較器111在幾乎同一時刻發生翻轉，從而使所述第一斜坡信號的持續時間大大縮短。具體地，本實施例中所述第一斜坡信號的持續時間為25～27個時鐘周期，所述第二斜坡信號的持續時間為29～211個時鐘周期。需要說明的是，本實施例中採用的是單斜率斜坡發生器，產生向上的斜坡。本領域技術人員可以理解，所述斜坡發生器還可以產生向下的斜坡，也同樣適用於本發明。需要說明的是，本實施例中，後續將由數字校準電路從所述復位存儲單元113和所述感光存儲單元114中讀取所述第一計數值和所述第二計數值，並求差得到實際感光值。本領域技術人員可以理解，相比現有技術直接在模擬階段完成校準、直接輸出實際感光電壓的方案，本實施例採用數字校準可消除兩次比較器翻轉時刻的電路噪聲，提高信噪比。圖3為本發明列並行模數轉換器一實施例斜坡信號的時序圖。如圖3所示，當斜坡發生器產生的第一斜坡信號和第二斜坡信號是向下的斜坡信號時(即圖3的上半部分)，所述斜坡信號的起始電壓為高，在斜坡信號的持續時間內由高到低單斜率變化。而當斜坡發生器產生的第一斜坡信號和第二斜坡信號是向上的斜坡信號時(即圖3的下半部分)，所述斜坡信號的起始電壓為低，在斜坡信號的持續時間內由低到高單斜率變化。相應地，本發明還提供了一種像素感光值的輸出方法。圖4為本發明像素感光值輸出方法一實施例的流程圖。如圖4所述，本實施例至少包括以下步驟：執行步驟S101，輸出像素陣列中各列像素單元的復位模型信號。執行步驟S102，基於電荷潰通效應，產生各列像素單元固定壓差的復位電壓。具體地，可以採用本發明的列並行模數轉換器中的比較處理單元110中開關模塊S與電容C、比較器111的配合產生上述復位電壓。在其他實施例中，還可以採用其他方法產生上述模擬信號本發明對此不作具體限定。執行步驟S103，產生第一斜坡信號。執行步驟S104，比較第一路斜坡信號電壓和各列像素單元的復位電壓，同時執行步驟S105，從零計數。執行步驟S106，判斷第一斜坡信號電壓是否超過復位電壓。若所述第一斜坡信號電壓超過了所述復位電壓，則執行步驟S107，存儲第一計數值。所述第一計數值即所述第一斜坡信號超過所述復位電壓時刻的計數值。由於各列的復位電壓較為統一，因此，可以在較短的時間內獲得各列的第一計數值。執行步驟S108，使各列像素單元感光，輸出各列像素單元的感光電壓。即：使各列像素單元的感光控制信號有效，此時各列像素單元輸出的模擬信號是各列像素單元的感光電壓。執行步驟S109，產生第二斜坡信號。具體地，所述第二斜坡信號的斜率與所述第一斜坡信號的斜率一致，所述第二斜坡信號的持續時間大於所述第一斜坡信號的持續時間。執行步驟S110，比較第二路斜坡信號和各列像素單元的感光電壓，同時執行步驟S111，從新開始從零計數。執行步驟S112，判斷第二斜坡信號是否超過感光電壓。若所述第二斜坡信號已超過所述感光電壓，則執行步驟S113，存儲第二計數值。所述第二計數值即所述第二斜坡信號超過所述感光電壓時的計數值。執行步驟S114，分別對各列像素單元的第一計數值與第二計數值求差，獲得各列像素單元的像素感光值，即：從感光電壓中去除復位電壓後的感光淨值的數字量化。圖5為本發明列並行模數轉換器另一實施例的結構示意圖。與前述實施例相同的部分，此處不再贅述，與前述實施例不同的是，前一實施例中每個列模數轉換器對應於一個計數器，而在本實施例中，各個列模數轉換器共用一個計數器。如圖5所示，本實施例的列並行模數轉換器包括：n個列模數轉換器21，每個列模數轉換器21對應於所述像素陣列20中的一列；斜坡發生器22；以及計數器23。所述列模數轉換器21包括：比較處理單元210、鎖存單元212、復位存儲單元213、感光存儲單元214和讀寫控制模塊(圖未示)。所述比較處理單元210包括：電容C、開關模塊S以及比較器211。所述電容C的第一端與對應列像素單元的輸出端相連，所述電容C的第二端與所述比較器211的第一輸入端相連。所述比較器211的第二輸入端與所述斜坡發生器22的輸出端相連。所述開關模塊S連接於所述電容C的第二端與所述比較器211的輸出端之間。所述鎖存單元212的輸入端與所述比較器211的輸出端相連，用於鎖存所述比較器211翻轉時的信號邊沿。所述復位存儲單元213的第一輸入端與所述鎖存單元212的輸出端相連，第二輸入端與所述計數器23的輸出端相連。所述感光存儲單元214的第一輸入端與所述鎖存單元212的輸出端相連，第二輸入端與所述計數器23的輸出端相連。所述計數器23為各個列模數轉換器21共用，且所述計數器23與所述斜坡發生器22由同一同步信號控制。前一實施例的計數器1～計數器n在行操作時間內，從第一斜坡信號產生時開始計數，到對應列的比較器111在所述第一斜坡信號階段發生翻轉時，停止計數並將此時的計數值送入對應列的復位存儲單元113。而本實施例的計數器23在行操作時間內，從第一斜坡信號產生時開始計數，當各列的比較器211中首先有一個比較器211發生翻轉時，將此時的計數值(即第一計數值)送入與翻轉的比較器211相對應的復位存儲單元213中。此時，所述計數器23仍將繼續計數，接著將第二個發生翻轉的比較器211時刻的計數值送入對應的復位存儲單元213中，以此類推，直至所述第一斜坡信號結束，各列的比較器211均發生了翻轉，輸出了對應時刻的第一計數值。同理，在第二斜坡信號階段，所述計數器23從第二斜坡信號產生時開始計數直至第二斜坡信號階段結束，在各列的比較器211發生翻轉的時刻，輸出對應時刻的第二計數值至對應的感光存儲單元214中。圖6為本發明列並行模數轉換器另一實施例的時序圖。為了便於說明，圖6中以2個比較器為例，但本領域技術人員可以理解，本發明對共用計數器的列數並沒有限定。如圖6所示，在第一斜坡信號的持續時間a內，比較器1於t1時刻首先翻轉，此時計數器的計數值為Vref1，將計數值Vref1輸入與比較器1對應的復位存儲單元中保存。計數器仍繼續計數。比較器2在t2時刻翻轉，此時計數器的計數值為Vref2，將計數值Vref2輸入與比較器2對應的復位存儲單元中保存。計數器在第一斜坡信號階段持續計數，直至第一斜坡信號結束後清零。從第二斜坡信號開始時，計數器重新開始計數。在第二斜坡信號的持續時間b內，比較器2首先於t3時刻發生了翻轉，此時計數器的計數值為Vsig2，將計數值Vsig2輸入與比較器2對應的感光存儲單元中保存。計數器仍繼續計數。隨後比較器1在t4時刻翻轉，此時計數器的計數值為Vsig1，將計數值Vsig1輸入與比較器1對應的復位存儲單元中保存。計數器在第二斜坡信號階段持續計數，直至第二斜坡信號結束，計數器清零。在隨後的數字校準階段，通過技術處理可獲得與比較器1對應的列像素單元的實際感光值(Vsig1-Vref1)以及與比較器2對應的列像素單元的實際感光值(Vsig2-Vref2)。本領域技術人員可以理解，與前一實施例相比，本實施例各列共用一個計數器，雖然對計數器的性能要求有所增加，但能在保證正常計數的前提下，節省計數器的數量和晶片面積，簡化布局難度，降低設計成本。進一步地，發明人還在上述另一實施例的基礎上，對復位存儲單元213和感光存儲單元214做了進一步改進以提升讀寫速度。圖7為本發明列並行模數轉換器再一實施例的結構示意圖。與前述實施例相同的部分，此處不再贅述，與前述實施例不同的是，本實施例的復位存儲單元和感光存儲單元採用了全雙工實現讀寫同時操作，大大縮短了行操作時間。如圖7所示，本實施例的列並行模數轉換器包括：n個列模數轉換器31，每個列模數轉換器31對應於所述像素陣列30中的一列；斜坡發生器32以及計數器33。所述列模數轉換器31包括：比較處理單元310、鎖存單元312、第一復位存儲單元3130、第二復位存儲單元3131、第一感光存儲單元3140、第二感光存儲單元3141以及第一讀寫控制模塊(圖未示)和第二讀寫控制模塊(圖未示)。所述比較處理單元310包括：電容C、開關模塊S以及比較器311。所述電容C的第一端與對應列像素單元的輸出端相連，所述電容C的第二端與所述比較器311的第一輸入端相連。所述比較器311的第二輸入端與所述斜坡發生器32的輸出端相連。所述開關模塊S連接於所述電容C的第二端與所述比較器311的輸出端之間。所述鎖存單元312的輸入端與所述比較器311的輸出端相連，用於鎖存所述比較器311翻轉時的信號邊沿。所述第一復位存儲單元3130的第一輸入端、所述第二復位存儲單元3131的第一輸入端均與所述鎖存單元312的輸出端相連。所述第一復位存儲單元3130的第二輸入端、所述第二復位存儲單元3131的第二輸入端均與所述計數器33的輸出端相連。所述第一復位存儲單元3130和所述第二復位存儲單元3131的結構相同，包括相同的存儲陣列，所述第一復位存儲單元3130和所述第二復位存儲單元3131分時工作，即對其中一個復位存儲單元進行讀操作時，可以使用另一個復位存儲單元進行寫操作。所述存儲陣列可以由標準6T存儲單元構成。所述存儲陣列的位寬由數字量化精度決定。所述第一感光存儲單元3140的第一輸入端、所述第二感光存儲單元3141的第一輸入端均與所述鎖存單元312的輸出端相連。所述第一感光存儲單元3140的第二輸入端、所述第二感光存儲單元3141的第二輸入端均與所述計數器33的輸出端相連。所述第一感光存儲單元3140和所述第二感光存儲單元3141的結構相同，包括相同的存儲陣列，所述第一感光存儲單元3140和所述第二感光存儲單元3141的分時工作，即對一個感光存儲單元進行讀操作時，可以使用另一個感光存儲單元進行寫操作。所述存儲陣列可以由標準6T存儲單元構成。所述存儲陣列的位寬由數字量化精度決定。所述第一感光存儲單元3140的第三輸入端與所述第一復位存儲單元3130的輸出端相連，所述第一復位存儲單元3130和所述第一感光存儲單元3140還與所述第一讀寫控制單元相連，以實現對所述第一感光存儲單元3140和所述第一復位存儲單元3130的同步讀出控制。所述第二感光存儲單元3141的第三輸入端與所述第二復位存儲單元3131的輸出端相連，所述第二復位存儲單元3131和所述第二感光存儲單元3141還與所述第二讀寫控制單元相連，以實現對所述第二感光存儲單元3141和所述第二復位存儲單元3131的同步讀出控制。本領域技術人員可以理解，所述第一感光存儲單元3140和所述第二感光存儲單元3141中存儲單元的位寬應大於所述第一復位存儲單元3130和所述第二復位存儲單元3131中存儲陣列的位寬。本實施例通過全雙工的存儲單元，實現了讀寫同時操作，大大縮短了行操作時間，提高了圖像幀率。發明人進一步發現：由於輸入各列比較器的斜坡信號均來自於同一斜坡發生器，斜坡信號從輸入第一列比較器至最後一列比較器的過程中，將不可避免地發生信號衰減、時序延遲等問題。隨著像素陣列的列數越來越多，這種信號損失反映在圖像質量上表現為圖像從一側到另一側的漸變性差異。發明人在上述實施例的基礎上，進一步增加了校準單元以消除或者減弱這種肉眼可見的漸變性差異。圖8為本發明列並行模數轉換器又一實施例的結構示意圖。與前述實施例相同的部分，此處不再贅述，與前述實施例不同的是，本實施例還包括校準單元。如圖8所示，本實施例的列並行模數轉換器包括：n個列模數轉換器41，每個列模數轉換器41對應於所述像素陣列40中的一列像素單元；斜坡發生器42計數器43以及第一校準單元44和第二校準單元45。所述列模數轉換器41包括：比較處理單元410、鎖存單元412、復位存儲單元413和感光存儲單元414。所述比較處理單元410包括：電容C、開關模塊S以及比較器411。所述電容C的第一端與對應列像素單元的輸出端相連，所述電容C的第二端與所述比較器411的第一輸入端相連。所述比較器411的第二輸入端與所述斜坡發生器42的輸出端相連。所述開關模塊S連接於所述電容C的第二端與所述比較器411的輸出端之間。所述鎖存單元412的輸入端與所述比較器411的輸出端相連，用於鎖存所述比較器411翻轉時的信號邊沿。所述復位存儲單元413的第一輸入端與所述鎖存單元412的輸出端相連，第二輸入端與所述計數器43的輸出端相連。所述感光存儲單元414的第一輸入端與所述鎖存單元412的輸出端相連，第二輸入端與所述計數器43的輸出端相連。所述第一校準單元44和第二校準單元45各包括：4個校準列模數轉換器41』。所述校準列模數轉換器41』與所述列模數轉換器41的區別僅在於：所述列模數轉換器41中電容C的輸入端為所述像素陣列40中某一列像素單元輸出的模擬信號，而所述校準列模數轉換器41』中電容C』的輸入端為一基準電壓。所述第一斜坡信號和所述第二斜坡信號輸入所述第一校準單元44各個校準列模數轉換器41』的比較器的信號時延小於所述第一斜坡信號和所述第二斜坡信號輸入各個列模數轉換器41的比較器的最小時延，所述第一斜坡信號和所述第二斜坡信號輸入所述第二校準單元45各個校準列模數轉換器41』的比較器的信號時延大於所述第一斜坡信號和所述第二斜坡信號輸入各個列模數轉換器41的比較器的最大時延。具體地，所述第一斜坡信號和第二斜坡信號先輸入所述第一校準單元44的各個校準列模數轉換器41』的比較器，然後輸入各個列模數轉換器41的比較器，最後輸入所述第二校準單元45的各個校準列模數轉換器41』的比較器。由於斜坡信號的信號衰減、時序延遲隨信號到達的先後順序呈現線性變化。所以，通過在所述列模數轉換器41的兩側增加校準單元，可以獲得這種斜坡信號的線性變化反映在輸出的模擬信號上的最大值和最小值。基於最大值和最小值，可以擬合出斜坡信號變化的偏移量直線。進而基於斜坡信號的偏移量，對像素單元輸出的模擬信號進行校準。需要說明的是，本發明對所述第一校準單元44和第二校準單元45中校準列模數轉換器的數量不作具體限定，但本領域技術人員可以理解，僅需一定的樣本量即可擬合出所述斜坡信號變化的偏移量直線。在大於最小樣本量基礎上進行的擬合，精度可以更接近實際，但同時會增加器件數量、晶片面積以及運算難度。因此，優選地，所述最小樣本量為所述第一校準單元44和第二校準單元45中校準列模數轉換器的數量各為4個。所述第一校準單元44和第二校準單元45中各個校準列模數轉換器41』的比較器一輸入端輸入基準電壓，可以消除其他因素對最大值和最小值的影響，確保最大值和最小值的不同全部來源於斜坡信號的信號衰減、時序延遲，進而更真實地反映斜坡信號的偏移量。本發明對所述基準電壓的產生不作具體限定，只需要所述第一斜坡信號持續期間的基準電壓與所述第二斜坡信號持續期間的基準電壓之間具有可控的電壓差，所述電壓差與所述復位信號與所述感光信號之間的壓差相當，以確保各個校準列模數轉換器41』的比較器翻轉。在本實施例中，所述第一斜坡信號持續期間的基準電壓可以是低噪地電勢，所述第二斜坡信號持續期間的基準電壓可以通過在所述低噪地電勢上施加一穩定壓差獲得。在其他實施例中，也可以是所述第二斜坡信號持續期間的基準電壓是低噪地電勢，所述第一斜坡信號持續期間的基準電壓以所述低噪地電勢為基準做適當調整，以保證兩者之間保持一定壓差。所述基準電壓也可以通過某些基準電壓發生電路獲得。需要說明的是，本領域技術人員可以理解，本實施例中第一校準單元44和第二校準單元45也可應用於如第一實施例所述各列單獨使用計數器的情況。與之相適應地，僅需在所述第一校準單元44和所述第二校準單元45中增配各個校準列模數轉換器41』單獨使用的計數器，在此不再贅述。圖9為本發明列並行模數轉換器又一實施例的結果示意圖。為了便於說明，圖9中以第一校準單元和第二校準單元各含4個校準列模數轉換器41』為例，但本領域技術人員可以理解，本發明對校準計數器的列數並沒有限定。如圖9所示，所述斜坡發生器42產生的斜坡信號(包括第一斜坡信號和第二斜坡信號)與所述第一校準單元44、各個列模數轉換器41以及第二校準單元45均相連。從左向右看，所述斜坡信號首先輸入所述第一校準單元44的各個校準列模數轉換器41』，再輸入各個列模數轉換器41，最後輸入所述第二校準單元45的各個列模數轉換器41』。所述基準電壓僅與所述第一校準單元44的各個校準列模數轉換器41』和第二校準單元45的各個校準列模數轉換器41』相連。所述像素陣列40各列像素單元輸出的模擬信號僅與各個列模數轉換器41相連。經比較器翻轉、計數器計數、復位存儲單元和感光存儲單元保存計數值後，可以獲得所述第一校準單元44的4個結果值，反映在二維坐標中對應為4個點。同理，也能獲得所述第二校準單元45的4個點。由於斜坡信號的線性變化，連接這8個點後，得到應是一條斜線(即斜坡信號偏移量直線)。這條斜線上各點與斜坡信號起始值的差距即可反映出各點對應的斜坡信號偏移量。通過將各個列模數轉換器對應到所述斜坡信號偏移量直線，可以獲得各列的斜坡信號偏移量，將各列的感光值減去對應的斜坡信號偏移量，即可校準因斜坡信號的差異所帶來的圖像漸進性差異。本實施例還示出了2種基準電壓發生電路。圖10為本發明列並行模數轉換器又一實施例中一種基準發生電路的結構示意圖。如圖10所示，所述基準發生電路包括：分壓電阻串(圖未示)、數據選擇器(圖未示)及開關採樣電路。所述開關採用電路包括：高阻開關Nsw和高值電容N6。所述高阻開關Nsw的輸入端連接採樣電壓vrefin。所述高阻開關Nsw受控於fstart信號，所述fstart每幀有效一次或者每行有效一次，將所述採樣電壓vrefin保持於所述高值電容N6上，隨後關閉所述高阻開關Nsw，使所述高值電容N6上的電壓不受外界噪聲的影響。所述高阻開關Nsw的溝道長度L較大，例如L＝4或者5以上，以降低漏電。所述高阻開關Nsw的輸出端不添加矽化物，以增加接觸電阻，減少從所述高值電容N6向所述高阻開關Nsw的漏電流。所述採樣電壓vrefin在fstart信號有效期間內保持不變。所述採樣電壓vrefin的電壓值可由所述分壓電阻串和所述數據選擇器調節，使第二斜坡信號持續期間的採樣電壓vrefin比所述第一斜坡信號持續期間的採樣電壓vrefin大一個固定壓差，所述固定壓差與所述復位信號與所述感光信號之間的壓差相當。從所述高值電容N6輸出所述基準電壓vrefo。圖11為本發明列並行模數轉換器又一實施例中另一種基準發生電路的結構示意圖。如圖11所示，本實施例的基準電壓由虛擬像素陣列46中各虛擬像素單元通過實際感光而產生。所述虛擬像素陣列46各列的虛擬像素單元輸出的模擬信號(即基準電壓)與所述第一校準單元44和所述第二校準單元45中各個校準列模數轉換器中電容C』的輸入端相連。本實施例中，所述虛擬像素陣列46與所述像素陣列40受控於同一控制信號，但是兩者的版圖結構稍有差異，比如：所述虛擬像素陣列46有擋光金屬層，而所述像素陣列40沒有擋光金屬層。通過控制版圖結構的差異，可獲得已知可控的基準電壓。在其他實施例中，所述虛擬像素陣列46還可以是版圖結構與像素陣列40的完全一致，但是控制信號不同，也同樣可以獲得已知可控的基準電壓。對應地，本發明還提供了一種像素感光值輸出方法另一實施例。圖12為本發明像素感光信號值方法另一實施例的流程圖。與前述實施例相同的部分，此處不再贅述，與前述實施例不同的是，本實施例在分別對各列像素單元的第一計數值與第二計數值求差，獲得各列像素單元的像素感光值之後，還包括對所述像素感光值進行校準的步驟。如圖12所示，所述校準的步驟包括以下步驟：執行步驟S211，獲得同一第一斜坡信號和第二斜坡信號下的各像素感光值、第一校準信號和第二校準信號；第一校準信號和第二校準信號均基於第一斜坡信號、第二斜坡信號與基準電壓產生，產生第一校準信號的第一斜坡信號和第二斜坡信號的信號時延小於產生各像素感光值的第一斜坡信號和第二斜坡信號的最小時延，產生第二校準信號的第一斜坡信號和第二斜坡信號的信號時延大於產生各像素感光值的第一斜坡信號和第二斜坡信號的最大時延。執行步驟S212，基於第一校準信號和第二校準信號，擬合斜坡信號偏移量直線。具體地，所述擬合出斜坡信號偏移量直線可以包括：分別剔除第一校準信號和第二校準信號中的最大值和最小值；將其餘的第一校準信號和第二校準信號對應於二維坐標系中的一個點；基於所述二維坐標系中各點，擬合斜坡信號偏移量直線，使所述斜坡信號偏移量直線經過儘量多的點。需要說明的是，本領域技術人員可以理解，本發明對如何擬合直線並不作具體限定。本實施例示出的僅僅是最直接最簡單的一種方式，利用數學領域其他的擬合方法同樣能達到擬合直線的作用，比如：取樣本方差、均方差擬合、線性回歸法、最小二乘法等。執行步驟S213，基於斜坡信號偏移量直線，對各像素感光值進行校準。具體地，所述對各像素感光值進行校準包括：將各像素感光值與所述斜坡信號偏移量直線對應，獲得各像素感光值對應的斜坡信號偏移量；將各像素感光值減去對應的斜坡信號偏移量。發明人進一步發現：上述列並行模數轉換器中將各復位存儲單元和各感光存儲單元分為多個bank進行讀寫，同一bank的控制信號相同。這種方法雖然可以大大降低每個bank的線上負載，提高讀寫速度，但是由於不同bank之間的時序總是存在微小差異，表現在圖像上使肉眼能很明顯地分辨出不同bank之間的差異。發明人在上述實施例的基礎上，進一步對復位存儲單元和感光存儲單元的讀寫進行了改進，以緩解輸出圖像中塊與塊之間的差異。圖13為本發明列並行模數轉換器又一實施例中復位存儲單元及感光存儲單元的結構示意圖。如圖13所示，本實施例仍對復位存儲單元和感光存儲單元進行分組讀寫，不同的是本實施例中對各個復位存儲單元和各個感光存儲單元進行間隔穿插分組，即：將所有像素列的復位存儲單元和感光存儲單元按順序穿插分成至少2組，每組穿插分布，每組為一個bank，連接相同的控制信號。組數由像素陣列的列數、信號時序要求、讀寫速度以及圖像幀率等因素決定。以2組為例，則第一組為第0、2、4、6、8、…個復位存儲單元和感光存儲單元，第二組為第1、3、5、7、9、…個復位存儲單元和感光存儲單元。以3組為例，則第一組為第0、3、6、9、…個復位存儲單元和感光存儲單元，第二組為第1、4、7、10、…個復位存儲單元和感光存儲單元，第三組為第2、5、8、11、…個復位存儲單元和感光存儲單元。以4組為例，則第一組為第0、4、8、…個復位存儲單元和感光存儲單元，第二組為第1、5、9、…個復位存儲單元和感光存儲單元，第三組為第2、6、10、…個復位存儲單元和感光存儲單元，第四組為第3、7、11、…個復位存儲單元和感光存儲單元。圖14為本發明列並行模數轉換器又一實施例分組讀取的時序圖。為了便於說明，圖14中以分4組為例進行說明。如圖14所示，本實施例的SRAM分組讀取由4個時鐘clk0～clk3互相配合而得以實現。具體地，在第一個時鐘周期，對第一組復位存儲單元和感光存儲單元(即第0、4、8、…個復位存儲單元和感光存儲單元)進行預充電。在第二個時鐘周期，對第一組復位存儲單元和感光存儲單元進行放電，同時對第二組復位存儲單元和感光存儲單元(即第1、5、9、…個復位存儲單元和感光存儲單元)進行預充電。在第三個時鐘周期，對第一組復位存儲單元和感光存儲單元進行再放電，同時對第二組復位存儲單元和感光存儲單元進行放電，對第三組復位存儲單元和感光存儲單元(即第2、6、10、…個復位存儲單元和感光存儲單元)進行預充電。在第四個時鐘周期，讀出第一組復位存儲單元和感光存儲單元，同時對第二組復位存儲單元和感光存儲單元進行再放電，對第三組復位存儲單元和感光存儲單元進行放電，對第四組復位存儲單元和感光存儲單元(即第3、7、11、…個復位存儲單元和感光存儲單元)進行預充電。從第五個時鐘周期開始，按時鐘周期重複上述預充電、放電、再放電、讀出的過程。從第四個時鐘周期開始，每個時鐘周期均能讀出一組復位存儲單元和感光存儲單元的數據。數據輸出可選擇靈敏放大器或者自然放電得到邏輯高低電平。對應地，本發明還提供了一種像素感光信號輸出方法再一實施例。圖15為本發明像素感光值輸出方法再一實施例的流程圖。與前述實施例相同的部分，此處不再贅述，與前述實施例不同的是，本實施例採用穿插分組讀寫數據的方法以緩解輸出圖像中塊與塊之間的差異。如圖15所示，所述分組讀取的步驟包括：執行步驟S311，將各列存儲第一計數值的存儲單元穿插分為n組，(列序數modn)餘數相同的為一組；將各列存儲對應第二計數值的存儲單元穿插分為n組，(列序數modn)餘數相同的為一組。執行步驟S312，配置時鐘周期，所述時鐘周期為n。執行步驟S313，依次讀取各組數據，每個時鐘周期讀出一組數據；其中，對於第x列的數據，第(x-1)個周期預充電，第(x-1+n-1)個周期數據被讀出，中間的周期放電；其中x為列序數，1≤x≤m，m為像素陣列的總列數；n為組數。通過上述穿插分組可有效緩解視覺上不同bank之間的圖像差異。本發明還提供了一種CMOS圖像傳感器(圖未示)，包括像素陣列及上述任一種列並行模數轉換器。本發明雖然已以較佳實施例公開如上，但其並不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和範圍內，都可以利用上述揭示的方法和技術內容對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬於本發明技術方案的保護範圍。