任意k值和8值dram的存儲單元及寫入與讀出電路的製作方法

2023-10-16 22:24:14 2

專利名稱：任意k值和8值dram的存儲單元及寫入與讀出電路的製作方法
技術領域：
本發明屬於數字集成電路領域，具體地說是一種任意K值和8值DRAM的存儲單元電路及寫入電路與讀出電路。
背景技術：
隨著MOS集成電路技術的飛速發展，集成規模越來越大，集成度越來越高， VLSI (超大規模集成電路)出現一些不足①首先在VLSI基片上，布線卻佔用70%以上的矽片面積；在可編程邏輯器件(如FPGA和CPLD)中也需有大量可編程內部連線(包括可編程連接開關，如熔絲型開關、反熔絲型開關、浮柵編程元件等)，將各邏輯功能塊或輸入/ 輸出連接起來，完成特定功能的電路，布線(包括編程連接開關)佔了材料很大的成本。減少布線成本的比重成為十分重要的問題。②從信息傳輸方面看，採用多值信號可減少連線數；對每根連線傳輸數字信息，二值信號是攜帶信息量最低的一種，多值信號攜帶信息量大於二值信號。③從信息存儲方面看，採用多值信號可提高信息存儲密度，特別是利用MOS管柵極電容存儲信息(用於動態隨機存取存儲器DRAM中)，因同一電容存儲信息量多值比二值大，多值DRAM比二值DRAM可大大提高信息存儲密度。目前多值器件的研製已廣泛開展， 東芝與Sandisk公司通過70nm的CMOS技術和2bit/單元的多值技術相配合，在146mm2的晶片上實現了 8(ibit的存儲容量；東芝與美國SanDisk發表了通過採用43nm工藝和2bit/ 單元多值技術實現的16gbitNAND快閃記憶體。三星開發的8(ibit產品採用63nm的CMOS技術和 2bit/單元的多值技術。4值存儲器的研製成功和商品化是多值研究的重要的一步，但需要控制或改變管的開關閾值Vtn，改變閾值方法是在半導體製造工藝中用多級離子注入技術， 或控制浮遊柵極存儲的電子量等方法控制閾值。尚未發現有多於4值的DRAM的研製成功。半導體存儲器可以分為只讀存儲器ROM和隨機存儲器RAM。而RAM又分為雙極型和MOS型兩類。雙極型RAM工作速度高，但製造工藝複雜、功耗大、集成度低，主要用於高速工作的場合。MOS型RAM又分為靜態隨機存取存儲器SRAM和動態隨機存取存儲器 DRAM (Dynamic Random Access Memory)兩種。DRAM存儲信息的原理是基於MOS管柵極電容的電荷存儲效應。由於柵極存儲電容的容量很小(通常僅為幾皮法)，而漏電流又不可能絕對等於零，所以電荷保存的時間有限；為了及時補充漏掉的電荷以避免存儲的信號丟失，必須定時給柵極存儲電容補充電荷，通常將這種操作稱為刷新或再生，DRAM工作時必須輔以必要的刷新控制電路。DRAM是由大的矩形存儲單元陣列與用來對陣列讀和寫的支持性邏輯電路，以及維持存儲數據完整性的刷新電路等組成。在DRAM中最簡單的可用單管動態存儲單元。存儲單元是按行、列排成矩陣式結構，用兩個解碼電路分別解碼。X向解碼稱為行解碼，其輸出線稱為字線，它選中存儲矩陣中一行的所有存儲單元。Y向解碼又稱為列解碼，其輸出線稱為位線。因單管動態存儲單元每次讀出為破壞性讀出，存儲電容向位線上的電容 CB提供電荷，使存儲電容電荷減少，需立即恢復，在每根位線上接有靈敏度恢復/讀出放大器，使用了靈敏度恢復/讀出放大器之後，在每次讀出數據的同時完成了對存儲單元原來所存數據的恢復。一般將DRAM設計為字長η位(即一字有η位，如4位，8位或N位)，對地址解碼器譯出每一字線輸出有效時，有η個(如4個，8個或N個)存儲單元同時被選中， 使這些被選中的存儲單元經讀/寫控制電路進行讀寫操作，DRAM讀寫控制電路控制數據信息輸入輸出。外界對存儲器的控制信號有讀信號RD、寫信號Wk和片選信號Cs等等。DRAM的輸入輸出數據的位數有1位，2位，4位或N位。除多位輸入輸出外，為了提高集成度的同時減少器件引腳的數目，大容量DRAM常常採用1位輸入、1位輸出和地址分時輸入的方式，相應的有輸入緩衝器，輸出緩衝器和輸出鎖存器等。現有技術和存在問題1.對存儲在DRAM的存儲電容中的多值信號，讀出數據是困難重重的(二值數據是按存儲電容的電荷的有和無來決定的，很容易讀出；多值信號讀出要區分出量級，而且多值信號在傳輸中可能出現衰減和變形，常規放大器對多值信號容易形成嚴重失真，得不到 DRAM規範的等階梯多值信號輸入輸出，常規讀出放大器方法不能讀出多值信號，不能實現任意K值和8值DRAM的存儲單元電路，尚未發現有多於4值的DRAM的研製成功。為克服此困難，不能按傳統方法單純考慮多值存儲單元，必須同時考慮與多值存儲單元相配合的多值寫入電路和多值讀出電路。對字長4位，8位或N位數據，則相應的寫入電路和讀出電路有4個，8個或N個。寫入電路和讀出電路以要求得到DRAM的規範的等階梯多值輸入輸出信號為前提，多值DRAM存儲單元電路，寫入電路和讀出電路應按一個總的發明構思來設計這三種電路，該三種電路是密切相關，但實用時三種電路數量各不相同(不能組成一種電路的整體)，按一個總的發明構思來設計可克服讀出存儲在電容多值信號數據的困難。2.在實現多值電路中，已有技術控制MOS管閾值有很大的缺點①控制閾值的幅度有限(因離子注入濃度是有限的)，開啟解析度低；而且工藝中控制閾值幅度常會改變 MOS管的性能，例如閾值電壓的降低回導致切斷電流的劇增，閾值電壓的調整對管的性能和穩定性有影響，穩定的Vtn非常重要。對多值記憶，注入浮遊柵極的電子量是連續變化的，需極精細地控制，各門檻電壓電平尚達不到準穩定狀態。因此目前實用的電壓型多值電路不大於4值電路，更多值電路應用較困難。②只能控制閾值的幅度，不能改變MOS管開啟性質 (如變彡t導通為 2)習慣通稱為多值DRAM，但在設計存儲單元電路，寫入和讀出電路中，電路結構常與K有關，這時寫明K值(稱呼K值DRAM等)較為方便，而一些內容介紹、 非結構性描述或與K值無關的名詞常可沿用習慣稱呼(如多值信號，多值門)。

發明內容
本發明目的是公開一種任意K值和8值DRAM的存儲單元電路，寫入電路和讀出電路。上述的目的通過以下的技術方案實現1.本發明的一種任意K值DRAM的存儲單元電路是這樣實現的如圖1所示，所述的K值DRAM的存儲單元電路是由電壓跟隨器F，F的柵極存儲電容Cj和二個CMOS傳輸門G1和&組成，用電容Cj存儲K值信號，電壓跟隨器F包括NMOS管O11和NPN管Qm2，管Q111的柵極接電容&的一端Cmu，即Cmu為電壓跟隨器F的輸入，&的另一端接地，管O11的源極接管 Qffl2的柵極和電阻Rml，Rml的另一端接地，管Qm2的射極F。⑴經恆流源L接地，Qffl2射極接恆流源、使管Qm2的射極負載為恆流源，管Qm2的射極F。⑴為F的輸出，管O11的漏極和管Qm2的集電極都接電源Vdd，選取Vdd的電壓比寫入電路輸入和讀出電路輸出的K值邏輯電平的最大值高Δ，Δ為電壓跟隨器F輸入輸出間向下的直流電平偏移；傳輸門G1的輸入接寫位線 Gwrij,傳輸門G1的輸出接F的輸入Cmu，傳輸門G1的控制輸入接寫入脈衝 ，傳輸門( 的輸入接F的輸出F。⑴，傳輸門(；2的輸出接讀位線Grfu，傳輸門(；2的控制輸入接讀出脈衝rdi，寫入脈衝 和讀出脈衝rdi來自DRAM的控制電路；寫入脈衝 來到時，傳輸門G1導通，將寫位線的K值信號傳送到存儲電容。電容&接收寫位線Gwu的K值信號，電容q的K 值信號就是F輸入Cmu的K值信號；寫入脈衝未來到時，傳輸門G1截止，存儲電容Cj與外界為直流開路，電容G存儲的K值信號保持不變，即具有記憶功能；讀出脈衝I^di來到時， 傳輸門&導通，將F輸出F。m的K值信號傳送到讀位線Grfij ；寫位線Gwij和讀位線Grfij各自是存儲單元電路的輸入和輸出；存儲單元電路輸入和輸出各自接到寫入電路輸出和讀出電路輸入；F輸出的K值信號必須是與F輸入信號相對應的K值信號，F輸入輸出信息相同， 即F輸出無信息丟失，F輸出無信息丟失要求q存儲的K值信號是增高的K值信號，所述增高的K值信號就是除O電平外比寫入電路輸入的K值信號高Δ的信號，其中O電平仍為O ； Cj存儲的增高的K值信號是來自寫入電路的輸出，即提供給 .存儲信號的寫入電路輸出也是增高的K值信號； .存儲的增高K值信號經過F傳送到讀位線Grfu，在Grfu上形成不規範的K值信號，也即存儲單元電路輸出是不規範的K值信號，所述不規範的K值信號就是對比DRAM輸入輸出和寫入電路輸入及讀出電路輸出的規範的等階梯的K值信號為邏輯電平幅度不一致；讀出電路輸入信號是來自存儲單元電路輸出Grfu的不規範的K值信號，讀出電路輸出是對存儲單元電路輸出不規範的K值信號校正得出的規範的等階梯的K值信號， 該校正得出的規範的等階梯的K值信號作為對存儲單元電路存儲信息的校正讀出。
2.本發明的一種任意K值DRAM的寫入電路是這樣實現的如圖4所示，在所述的
K值DRAM的寫入電路中，設K = 3,4,5,.....；採用K_1 = L個變閾型PMOS管Qiik，k = 1，
2,3,……，！^，管Qiik的柵極經變閾電路連接到寫入電路的輸入Dinj，變閾型PMOS管Qiik的新閾值為^，管Qiik導通時源極漏極間壓降為0 ；管Qak的源極接電源Vdd，選取Vdd的電壓比寫入電路輸入和讀出電路輸出的最大邏輯電平VMiu.(L) ^PVdouj(L)高Δ，Δ是電壓跟隨器F輸入輸出間向下的直流電平偏移；採用L-I個二極體Div η = 2，3，……，L，二極體 Dan的導通電壓是VD。n ；Dan的正極和負極分別連接到變閾型PMOS管Qalri的漏極和管Qiin的漏極；管9 的漏極經過恆流源Ij接地，管9 的漏極接恆流源Ij使流經導通二極體的電流保持同一固定值，在管Qa的漏極形成寫入電路的輸出G_，寫入電路輸出Gwu接到存儲單元電路的寫位線輸入；選取tiik為寫入電路輸入Diiu.的K值信號的相鄰邏輯電平VMnj(k) 和 VDinj (k-Ι)的平均值(VDinj (k) +VDinJ (k-1)) /2，即為 VDinj (k)和 VDinj (k-1)的中間值， VDinJ (k) > VDinj (k-Ι)；寫入電路輸入Dinj的K值信號和讀出電路輸出D。utj及DRAM輸入輸出的規範的等階梯的K值信號的特性是相同的輸入Diiu.各相鄰邏輯電平的差相等，輸出D。utj 各相鄰邏輯電平的差相等，且輸入Diiy.和輸出D。uw的階梯電壓相同，階梯電壓為VD。n，也即滿足 VDinJ (m) -VDinJ (m-1) = VDoutJ (m) -Vlloutj (m_l) = VDon, m= 1,2,3,.....，L，VDinJ (m)和 VDoutJ (m)分別是寫入電路輸入和讀出電路輸出邏輯值為m的邏輯電平；寫入電路的輸出Gwu除0電平外比寫入電路輸入的K值信號高Δ，0電平仍為0，該K值寫入電路又稱為K值寫入增高電路。3.本發明的一種任意K值DRAM的讀出電路是這樣實現的如圖5所示，在所述
的K值DRAM的讀出電路中，設K = 3,4,5,.....；採用K_1 = L個變閾型PMOS管Qbk，k =
1,2,3,……，L，管Qbk的柵極經變閾電路連接到讀出電路的輸入Grfij，變閾型PMOS管Qbk 的新閾值為tbk，管Qbk導通時源極漏極間壓降為0 ；Grfu接到存儲單元電路的讀位線輸出， 管Qbk的源極接電源Vd。，選取Vd。的電壓等於寫入電路輸入和讀出電路輸出的最大邏輯電平VMnj (L)和VD。uj (L)；採用L-I個二極體Dbn，η = 2,3,……，L，二極體Dbn的導通電壓是 VDon ；Dbn的正極和負極分別連接變閾型PMOS管Qblri的漏極和管Qbn的漏極；變閾型PMOS 管Qk的漏極經過恆流源Ij接地，管Qk的漏極接恆流源Ij使流經導通二極體的電流保持同一固定值，在管Ql\的漏極形成讀出電路的輸出；選取tbk為讀出電路輸入的K 值信號的相鄰邏輯電平Vtodij(k)和Vtodij (k-Ι)的平均值(Vtodij (k)+Vtodij (k-1))/2，即tbk為 Vcrdij (k)和V&dij(k-1)的中間值，Vcrdij (k) > Vcrdij (k-Ι)；讀出電路輸出D。utj的信號和寫入電路輸入Diiu.及DRAM輸入輸出的規範的等階梯的K值信號的特性是相同的輸入Diiu.各相鄰邏輯電平的差相等，輸出D。utj各相鄰邏輯電平的差相等，且輸入Dinj和輸出D。utj的階梯電壓相同，階梯電壓為 VD。n，也即滿足 VDinj (m) -VDinj (m-1) = VDoutJ (m) -VDoutJ (m-1) = VDon, m = 1,2,3,……，L，VDinJ(m)和VD。utj(m)分別是寫入電路輸入和讀出電路輸出邏輯值為m的邏輯電平；讀出電路輸入Grfu是來自存儲單元電路輸出的不規範的K值信號，所述不規範的K 值信號就是對比DRAM輸入輸出和寫入電路輸入及讀出電路輸出的規範的等階梯的K值信號為邏輯電平幅度不一致；讀出電路輸出為規範的等階梯的K值信號，即讀出電路將不規範的K值信號輸入Grfu轉換為規範的等階梯的K值信號輸出D。_，該K值讀出電路又稱為K值讀出校正電路。本發明還有以下技術特徵(1)所述的任意K值DRAM的存儲單元電路中取K = 8，選取電源Vdd的電壓比寫入電路的輸入和讀出電路的輸出邏輯值為7的邏輯電平高△，△為F輸入輸出間向下的直流電平偏移，得出8值DRAM的存儲單元電路，示如圖1，該8值DRAM存儲單元電路由電壓跟隨器F，F的柵極存儲電容&和二個CMOS傳輸門G1和(；2組成，用電容&存儲8值信號，電壓跟隨器F包括NMOS管Qnl和NPN管Qm2，管Qnl的柵極接電容Cj的一端Cmij,即Cmij為電壓跟隨器F的輸入，Cj的另一端接地，管O11的源極接管Qm2的柵極和電阻Rml，Rffll的另一端接地，管Qm2的射極F。⑴經恆流源h接地，Qffl2射極接恆流源h使管Qm2的射極負載為恆流源， 管Qm2的射極F。⑴為F的輸出，管O11的漏極和管Qm2的集電極都接電源Vdd ；傳輸門G1的輸入接寫位線，傳輸門G1的輸出接F的輸入Cmu，傳輸門G1的控制輸入接寫入脈衝 ，傳輸門&的輸入接F的輸出F。⑴，傳輸門&的輸出接讀位線Grfu，傳輸門(；2的控制輸入接讀出脈衝rdi，寫入脈衝&和讀出脈衝I^di來自DRAM的控制電路；寫入脈衝來到時，傳輸門 G1導通，將寫位線Gwu的8值信號傳送到存儲電容。電容&接收的8值信號，電容 Cj的8值信號就是F輸入Cmu的8值信號；寫入脈衝 未來到時，傳輸門G1截止，存儲電容&與外界為直流開路，電容&存儲的8值信號保持不變，即具有記憶功能；讀出脈衝rdi 來到時，傳輸門&導通，將F輸出F。⑴的8值信號傳送到讀位線；寫位線和讀位線Grfij各自是存儲單元電路的輸入和輸出；存儲單元電路輸入和輸出各自接到寫入電路輸出和讀出電路輸入；電壓跟隨器F輸出的8值信號必須是與F輸入相對應的8值信號，F輸入輸出信息相同，即F輸出無信息丟失，F輸出無信息丟失要求q存儲的8值信號是增高的8 值信號，所述增高的8值信號就是除0電平外比寫入電路輸入的8值信號高△的信號，其中0電平仍為0 ；存儲單元電路的輸入信號是來自寫入電路的輸出，寫入電路輸出提供給存儲單元電路輸入的信號是增高的8值信號；增高8值信號經過F傳送到讀位線Grfu是不規範的8值信號，也即存儲單元電路輸出是不規範的8值信號，所述不規範的8值信號就是對比DRAM輸入輸出和寫入電路輸入及讀出電路輸出的規範的等階梯的8值信號為邏輯電平幅度不一致；讀出電路輸入信號是來自存儲單元電路輸出的不規範的8值信號，讀出電路輸出是對存儲單元電路輸出不規範的8值信號校正得出的規範的等階梯的8值信號，該校正得出的規範的等階梯的8值信號作為對存儲單元電路存儲信息的校正讀出。(2)所述的任意K值DRAM的寫入電路中取K = 8，得出8值DRAM的寫入電路，如圖2所示，其中採用7個變閾型PMOS管Qak, k= 1,2,3,……，7，管Qak的柵極經變閾電路連接到寫入電路的輸入Diiy.,變閾型PMOS管Qak的新閾值為tak，管Qak導通時源極漏極間壓降為0 ；管Qak的源極接電源Vdd，選取Vdd的電壓比寫入電路輸入和讀出電路輸出的最大邏輯電平VMnj(7)和V_(7)高Δ，Δ是電壓跟隨器F的輸入輸出間向下的直流電平偏移；採用6個二極體Dan, η = 2，3，……，7，二極體Dan的導通電壓是VDon ；Dan的正極和負極分別連接到變閾型PMOS管Qalri的漏極和管0 的漏極；管Qa7的漏極經過恆流源Ij接地，管Qa7 的漏極接恆流源L使流經導通二極體的電流保持同一固定值，在管Qa7的漏極形成寫入電路的輸出Gwu，寫入電路輸出6_接到存儲單元電路的寫位線輸入；選取為寫入電路輸入Dinj的8值信號的相鄰邏輯電平VDinj (k)和VDinj (k-Ι)的平均值(VDinj (k) +VDinJ (k-1)) /2， 即選取 VDinj(k)和 VDinj(k-l)的中間值，VDinj(k) > VDinJ (k-1)；寫入電路輸入 Dinj 的 8 值信號和讀出電路輸出D。_&DRAM輸入輸出的規範的等階梯的8值信號的特性是相同的 輸入Dhlj各相鄰邏輯電平的差相等，輸出D。utj各相鄰邏輯電平的差相等，且輸入Dinj和輸出 Doutj 的階梯電壓相同，階梯電壓為 VD。n，也即滿足 VDinj (m) -Vmnj (m-1) = VDoutJ (m) -VDoutJ (m-1) =VDon, m= 1,2,3,……，7，VDinJ (m)和VD。utj (m)分別是寫入電路輸入和讀出電路輸出邏輯值為m的邏輯電平；寫入電路輸出Gwu除0電平外比寫入電路輸入的8值信號高Δ，0電平仍為0，該8值寫入電路又稱為8值寫入增高電路。(3)所述的任意K值DRAM的讀出電路中取K = 8，得出8值DRAM的讀出電路，如圖3所示，其中採用7個變閾型PMOS管Qbk，k= 1,2,3,……，7，管Qbk的柵極經變閾電路連接到讀出電路的輸入Grfij，變閾型PMOS管Qbk的新閾值為tbk ；管Qbk導通時源極漏極間壓降為0 ；Grfu接到存儲單元電路的讀位線輸出，管Qbk的源極接電源Vd。，選取Vd。的電壓等於寫入電路輸入和讀出電路輸出的最大邏輯電平￥_.(7) ^P Vdouj (7)；採用6個二極體Dbn， η = 2，3，……，7，二極體Dbn的導通電壓是VDon ；Dbn的正極和負極分別連接變閾型PMOS管 Qblri的漏極和管Qbn的漏極；變閾型PMOS管Qb7的漏極經過恆流源Ij接地，管Qb7的漏極接恆流源^使流經導通二極體的電流保持同一固定值，在管Qb7的漏極形成讀出電路的輸出D。utj ；選取tbk為讀出電路輸入Grfij的8值信號的相鄰邏輯電平V&dij(k)和Vtodij(k-1) 的平均值隊剛㈨+乂躺斤-⑴/^，即選取椒為乂^^⑴^P Vcrdij(k-Ι)的中間值，VGrdiJ(k) > Vcrdij (k-1)；讀出電路輸出D。_的信號和寫入電路輸入Diiu.及DRAM輸入輸出的規範的等階梯的8值信號的特性是相同的輸入Diiu.各相鄰邏輯電平的差相等，輸出D。_各相鄰邏輯電平的差相等，且輸入Diiu.和輸出D。_的階梯電壓相同，階梯電壓為VD。n，也即滿足
VDinj (m) "VDinJ (m-1) = VDoutJ (m) -Vlloutj (m_l) = VDon, m = 1,2,3,.....，7，VDinJ (m)和 VDoutJ (m)
分別是寫入電路輸入和讀出電路輸出邏輯值為m的邏輯電平；讀出電路輸入是來自存儲單元電路輸出的不規範的8值信號，所述不規範的8值信號就是對比DRAM輸入輸出和寫入電路輸入及讀出電路輸出的規範的等階梯的8值信號為邏輯電平幅度不一致；讀出電路輸出D。uw為規範的等階梯的8值信號，即讀出電路將不規範的8值信號Grfu轉換為規範的等階梯的8值信號D。utj，該8值讀出電路又稱為8值讀出校正電路。(4)所述的K值DRAM存儲單元電路中，恆流源Ij取為電阻民。本發明具體的內容說明如下(一)本發明的存儲單元電路，寫入電路和讀出電路的優點。①存儲單元電路的優點電路結構簡單和成本極低。因為K>2，每個電容&存儲K值信息比存儲二值信息的信息量要大，顯然K越大存儲單元存儲信息量越多，而q是MOS管柵極電容，成本極低，另外， 存儲單元電路只用G1和(；2和F組成，電路結構簡單，對多值DRAM很有利；一般要求DRAM存儲的信息量越多越好，即要求存儲單元電路的數量越大越好，要求每個電容G存儲的信息量越多越好，要求電路結構簡單使佔矽片面積少越好，本發明的存儲單元電路滿足這個要求；②讀出電路的優點具有良好的量化整形作用，即具有恢復原多值信息能力，此能力用於抗幹擾和刷新。用正弦波連續信號輸入Grfij經讀出電路後得出的輸出D。utj曲線為不連續的(校正為規範的等階梯的)多值信號，表明讀出電路具有良好的類似4舍5入的量化整形作用，當輸入Grfu電壓上升或下降(如漏電和幹擾影響)不越過上下二新閾值時，輸出 Doutj仍為規範的等階梯的多值信息(恢復原信息)，即具有恢復原多值信息能力，此能力用於提高抗幹擾性能和刷新；③寫入電路的優點具有良好的量化整形作用(類似4舍5入的量化作用)，得出穩定的滿足要求的增高的多值信息；正弦波連續信號輸入Diiy.經寫入電路後得出的輸出曲線為不連續的多值信息(增高的多值信息)，當輸入Diiu.電壓上升或下降(如幹擾影響)不越過上下二新閾值時，輸出Gwij仍恢復原(增高的)多值信息，即具有恢復原增高的多值信息能力，此能力也可用於抗幹擾和刷新。恢復原多值信息和刷新都是針對信息而言的。DRAM存儲量很大且所用矽片面積小就必須要求存儲單元電路數量很大，寫入電路和讀出電路的數量儘量少；它們數量不等。多值DRAM存儲單元(包括常規二值DRAM存儲單元)是按行、列排成矩陣式結構，行解碼輸出線即字線(行選擇線)選中存儲矩陣中一行(一字線)的所有存儲單元。對字長η位(如4位，8位或N位)，行地址解碼器譯出每一字線輸出有效時，有η個(如4個，8個或N個)存儲單元同時被選中(通過該單元的CMOS傳輸門使其存儲的多值信息與外接通，進行信息交換)，有η根寫位線和讀位線各自接被選中的該位上的一存儲單元，在每根寫位線上接有寫入電路，每根讀位線上接有讀出電路，使這些被選中的存儲單元經過讀出電路和寫入電路，由讀/寫控制電路等進行讀寫操作。多值存儲單元電路，多值讀出電路和多值寫入電路是十分重要的部件，任意 K值和8值DRAM的存儲單元電路保持非常簡單的結構，僅寫入和讀出電路結構隨K值大小有所不同，其優點十分顯著的。除多位輸入輸出外，為了提高集成度同時減少器件引腳的數目，大容量DRAM常常採用1位輸入、1位輸出和地址分時輸入的方式，此時存儲單元仍保持按行、列排成矩陣式結構，而由DRAM輸入緩衝、輸出緩衝(注DRAM輸入輸出指的是DRAM數據輸入輸出)和地址輸入緩衝部分和控制電路部分等來完成數據串行輸入串行輸出任務， 有時甚至地址也可用串行輸入。如果將存儲單元電路、寫入電路和讀出電路歸為一個整體電路，則是成本極高的和不實用的，實用中存儲單元電路，寫入電路和讀出電路的數量是大不相同的；存儲單元電路，寫入電路和讀出電路在數量上在空間上不相同，按信息特徵它們是按一個總的發明構思統一設計的緊密相關的三種電路。(二)三種電路重在信息特徵，即存儲單元電路，寫入電路和讀出電路重在信息 信息存儲，信息寫入和信息讀出。存儲單元電路所存儲的信息無信息丟失要求寫入電路送到存儲單元電路輸入的是增高的多值信息。存儲單元電路輸出不規範的多值信息要求讀出電路將不規範的多值信息校正為規範的等階梯的多值信息輸出。存儲單元電路也是重在信息特徵，存儲單元電路具有多值信息存儲，多值信息接收和多值信息發出三個信息特徵 ①信息接收寫位線的多值信息傳送到存儲電容。使電容&接收多值信息Cmu ；②信息存儲=G1截止時電容q與外界直流電阻幾乎為無窮大，用電容&可以很好的存儲多值信號；③信息發出傳輸門&導通，電壓跟隨器F輸出的多值信息傳送到讀位線Grfu。存儲單元電路，寫入電路和讀出電路有相同的重要信息特徵存儲單元電路輸入和寫入電路輸出的信息特徵一致，它們都是增高的多值信息；存儲單元電路輸出和讀出電路輸入的信息特徵一致，它們都是不規範的多值信息；寫入電路輸入和讀出電路輸出的信息特徵一致，它們都是規範的等階梯多值信息(注該規範的等階梯多值信息和DRAM輸入輸出的信息特徵一致，DRAM輸入輸出就是DRAM數據輸入輸出)。(三)按一個總的發明構思統一設計三種緊密相關的電路。按任意K值DRAM存儲單元，寫入和讀出電路的相同信息特徵，設計中所用的一個總的發明構思表述如下DRAM輸入輸出是規範的多值信號，如果按常規思路，電容&直接接收DRAM輸入的規範的多值信號並保存下來，即電容G存儲的是規範的多值信號，Cj存儲的規範的多值信號經過電壓跟隨器F，在F的輸出就會有丟失信息的情況發生，因此常規思路不可用。現在換一個思路設計，為保證F的輸出不發生丟失信息的情況，F輸入必然與規範的信息特徵不相同，可改用增高的多值信號傳送到電容G (即F輸入)，該增高的多值信號要求滿足既能保證F輸出不會有丟失信息的情況發生，而且能保證能將F輸出不規範的多值信號校正為規範的多值信號，作為信息校正讀出，使得從外面看讀出仍是正確的多值信號，表明經讀出電路能讀出與DRAM輸入輸出相同特性的規範的多值信號，即讀出電路將不規範的多值信號校正為規範的多值信號；由此可見，按上述信息特徵，及寫入電路輸入和讀出電路輸出是規範的多值信號的要求來設計寫入電路和讀出電路，則讀數困難就克服了。


圖1為本發明的一種任意K值和8值DRAM的存儲單元電路圖；圖2為本發明的一種8值DRAM的寫入電路圖；圖3為本發明的一種8值DRAM的讀出電路圖；圖4為本發明的一種K值DRAM的寫入電路圖；圖5為本發明的一種K值DRAM的讀出電路圖；圖6為本發明第一種PMOS管變閾電路圖和變閾型PMOS管符號圖；圖7為本發明第二種PMOS管變閾電路圖和變閾型PMOS管符號1
圖8為圖6中用Vd。代替Vdd的第一種PMOS管變閾電路圖和變閾型PMOS管符號圖；圖9為圖7中用Vd。代替Vdd的第二種PMOS管變閾電路圖和變閾型PMOS管符號圖；圖10為已有的一種多輸出精密鏡像恆流源電路圖和符號圖；圖11為本發明8值DRAM的存儲單元電路，寫入電路和讀出電路在 和rdi依次作用下的、 rdi、Dinj、Gwrij、Cmi j、F0Iij、 Grdij和D。uw的先後上下分立的波形圖；圖12為本發明8值DRAM的寫入電路輸入Dinj和讀出電路輸出D。utj在和rdi依次作用下的波形圖；圖13為本發明8值DRAM的寫入電路輸入Dinj和輸出Gwij在作用下的波形圖；圖14為本發明8值DRAM的讀出電路輸入Grfu和輸出在rdi作用下的波形圖；圖15為本發明8值DRAM的存儲單元電路的電壓跟隨器F的輸入Cmij和輸出Ftjlij 在有Wh作用時的波形圖；圖16為本發明8值DRAM的存儲單元電路，寫入電路和讀出電路在 和rdi依次作用下的Dinj、Gwrij, Cmij, Folij, Grdij和D。utj的上下不分立的波形圖；圖17為本發明8值DRAM的寫入電路在wri = 0傳輸門G1截止時並且將寫入電路輸入Diiy.改為正弦波時寫入電路輸入Diiy.和寫入電路輸出的波形圖；圖18為本發明8值DRAM的讀出電路在= 0傳輸門( 截止時並且將讀出電路輸入Grfu改為正弦波時讀出電路輸入Grfu和讀出電路輸出D。_的波形圖；圖19為常用CMOS傳輸門的電路和符號圖。
具體實施例方式下面具體對本發明作進一步的說明實施例1 存儲單元電路信息功能的說明。存儲單元電路具有多值信息存儲，多值信息接收和多值信息發出三個信息功能 ①信息接收由圖1看出，寫入脈衝來到時，傳輸門G1導通，將寫位線的多值信息傳送到存儲電容。使電容 .接收多值信息Cmu ；電容 .接收是個充放電過程，是充電還是放電取決於電容G原存儲的信息和現接收的信息，充放電時間常數與是q電容量有關，Cj通常僅為幾皮法，不能再大；②信息存儲寫入脈衝&未來到時，傳輸門G1截止，由圖1看出， 存儲電容&僅與NMOS管O11的柵極和CMOS傳輸門G1的輸出相連，管O11的柵極輸入電阻接近開路，G1截止時也接近開路，此時電容Cj與外界直流電阻幾乎為無窮大，用電容Cj可以很好的存儲多值信號；③信息發出由圖1看出，讀出脈衝rdi來到時，傳輸門( 導通，將電壓跟隨器F輸出的多值信息傳送到讀位線Grfu，既使電容q有微弱漏電和F不完善，影響F 輸出傳送到讀位線Grfij的多值信息，但讀出電路仍有能力校正為正確的規範的多值信息。注意傳輸門G1截止時，理論上要求Cj與外界為直流開路，即直流電阻為無窮大， 實際上G與外界為高阻(幾乎無直流通路)，仍然實際有微弱漏電，&存儲的多值信號只能保持一定時間，因此所有DRAM需要另加一個刷新電路，定時刷新使其恢復原存信息。存儲單元電路中電壓跟隨器F很重要，但若F輸入信息使用不當，則實際F輸出有丟失多值信息的情況發生，用電容& (F輸入)存儲多值信息是成本極低的，常規DRAM用電容G存儲二值信息，二值信息的信息量最低，多值信息的信息量比二值的高，用電容G存儲多值信息比存儲二值信息當然更划算。F輸出有丟失多值信息發生的原因描述如下如果電容Cj接到一個理想電壓跟隨器Fa的輸入，理想電壓跟隨器Fa的電壓放大倍數恆為1，無直流偏移，則Fa的輸出電壓和電容&電壓完全相同，即Fa的輸出和電容&存儲的多值信息完全相同。實際中沒有理想電壓跟隨器，實際電壓跟隨器(本發明中的F)的電壓放大倍數小於1，且有直流偏移Δ，當電容Cj上的電壓小於Δ時(如邏輯值為1，其邏輯電平=VD。n
<Δ )，F輸出為0，即&存儲信號邏輯值不為0，而F輸出信號邏輯值卻為0 ；為克服直流偏移的缺點，避免F輸出信息丟失，寫入電路提供給存儲單元電路輸入的是增高△的多值信號，而增高△的多值信號經F後輸出的是非規範的多值信號，進一步用讀出電路將此校正為規範的等階梯的多值信號。考慮輸入Diiu.和輸出D。_的階梯電壓相同，階梯電壓等於是二極體的導通電壓VD。n，輸入Dinj和輸出D。utj的最大邏輯電平等於VD。n的L倍(LVD。n)，所以電源電壓Vdd比上述最大邏輯電平高Δ，Δ容易由F算出或實測出，Cj通常僅為幾皮法。存儲單元電路中CMOS傳輸門示如圖19，即圖19為常用CMOS傳輸門的電路和符號圖，CMOS傳輸門由一個P溝道和一個N溝道增強型MOSFET (即匪OS管知和PMOS管並聯而成，該CMOS傳輸門本身帶有一個CMOS反相器(即NMOS管Qg4和PMOS管。CMOS 傳輸門電路簡單，可雙向傳輸信號，常用作模擬開關。實施例2 任意K值和8值DRAM的寫入電路滿足設計要求的證明。任意K值DRAM的寫入電路示如圖4，需證明滿足設計要求當寫入電路輸入Dinj
邏輯值為0、1、2、3、4.......L-2、L-U L時，寫入電路輸出Gwij邏輯值仍依次為0、1、2、3、
4.......1^-2、1^-1、1^但6_邏輯值對應邏輯電平￥&^(11)除0電平外比Dinj邏輯值對應
邏輯電平 VDinj(n)高 Δ (η = 1 L)，0 電平仍為 0，即 Vcwrij(O) = Vllinj(O) = 0V、Vcwrij(I)
=Vmnj (1) + Δ、Vcwrij ⑵=VDinJ (2) + Δ.......Vcwrij (L-I) = VDinJ (L-I) + Δ、VGwriJ (L)=
Vmnj(L) +Δ,VDinJ(k) >VDinJ(k-l) 為寫入電路輸入的相鄰邏輯電平VDinj(k)和VDinj(k-l)
的中間值，滿足 VDinj(k_l) < tak< VDinJ(k),k= 1、2、3、4.......L_2、L_1、L，即滿足不等式
0 < t&1 < VDinJ (1) < ta2 < VDinJ (2) < ta3 < V
Dinj (3)〈 ta4〈.....〈 taL—2 < VDinJ(L-2)
<taL_! < Vmnj(L-I) < taL < VDinJ (L)；因為管 Qiik 導通電壓為 OV (或近 0V)，管 Qiik 導通電壓就是管Qak導通時源極和漏極間的壓降，管Qak導通電流取較小的值(如30 μ A)，也即恆流源Ij電流取較小的值(如30 μ Α)，記VMnj和Vewij各自為寫入電路輸入Dhlj和輸出Gwij的電壓(瞬時值)，二極體導通電壓VD。n等於輸入Vmiu.的K值信號的階梯電壓，也即VD。n等於 Vmnj各相鄰邏輯電平的差VMnj (m) -Vmnj (m-1)，所以VDinj (m) = mVDon,電源電壓Vdd比寫入電路的輸入和讀出電路的輸出的K值邏輯電平的最大值高Δ，即Vdd = VDoutJ (L) + Δ = VDinJ (L) + Δ = LVllon+Δ。寫入電路的輸入輸出關係證明如下根據上述不等式0 <叫< VDinJ(l) < ta2
<VDinJ ⑵ < < VDinJ (3) < ta4 < ……< taL_2 < VDinJ (L-2) < taL_! < VDinJ (L-I) < taL
<VDinJ (L)，由圖4看出①當Dinj輸入0電平時，VMnj (0) < t^，所有管Qei1 Q^都截止， 寫入電路輸出電壓VGwrij = Vllinj(O) = 0V，②當Dinj輸入1電平時，叫< Vmnj(I) < ta2, 管Qei1導通，管Q Qa截止，(L-I)個二極體D D^導通，Vewrij = Vdd-(L-I) VDon = LVnon+ Δ - (L-I) VDon = VDon+ Δ = VDinJ (1) + Δ，③當 Dinj 輸入 2 電平時，ta2 < VDinJ (2) < ta3,管 Qa1 和 Qa2 導通，管 Qa3 Qah 截止，(L-2)個二極體 Da3 DaL 導通，VGwrij = Vdd- (L-2) VDon =LVnon+ Δ - (L-2) VDon = 2VDon+ Δ = VDinJ ⑵ + Δ，④當 Dinj 輸入 3 電平時，ta3 < VDinj (3) < ta4, 管 Qei1 Qei3 導通，管 Qa4 Qeil 截止，(L-3)個二極體 Dei4 Deil 導通，VGwriJ = Vdd-(L-3) VDon = LVllon+Δ-(L-3) VDon = 3VDon+A = VDinJ(3) + A,……⑤當 Dinj 輸入 L-2 電平時，taL_2
<VDinJ (L-2) < tan，管Qei1 Qa^2導通，管Qa^1和Q^截止，2個二極體Da"和D^導通， Vcwrij = Vdd-2VDon = LVDon+A-2VDon = (L-2)VDon+A = VDinJ (L-2) + Δ ,⑥當 Dinj 輸入 L-1 電平時，taL_! < VDinJ (L-I) < taL,管 Qa1 Qa^1 導通，管 Qah 截止，1 個二極體 DaL 導通，Vcwrij =Vdd-Vnon = LVnon+ Δ -VDon = (L-I) VDon+ Δ = VDinJ (L-I) + Δ，⑦當 Dinj 輸入 L 電平時，
<VDinJ (L)，管椒 QaL 導通，Vcwrij = Vdd = LVnon+ Δ = LVllon+ Δ = VDinJ (L) + Δ。由此得出寫入電路的輸出Gwu除0電平外比寫入電路輸入的K值信號高Δ，0電平仍為0，輸出Gwij 是增高的K值信號，克服存儲單元電路中電壓跟隨器F的輸入輸出間有直流電平偏移Δ的不足。附圖中的I3Spice計算機模擬波形也證實它的正確性。所用二極體為矽二極體，導通電流取較小值，也即恆流源L電流取較小的值，Δ很容易由F計算出或實測出。實用中Δ 也可取稍大的值，由此所得的輸出Gwij是Δ稍大的增高信號，Δ稍大的增高信號經F得出實際Grfu輸入的非規範的K值信號，但並不影響結果，這是因為讀出電路可將任何非規範的非等階梯的K值信號Grfu轉換為規範的等階梯的K值信號D。_，此時只要讀出電路按實際 Grfij輸入的非規範的K值信號(對應Δ稍大)來設計即可。 任意K值DRAM的寫入電路中取K = 8，則得出8值DRAM的寫入電路，示如圖2，同樣方法證明8值DRAM的寫入電路滿足設計要求。圖10為已有的一種多輸出精密鏡像電流源(恆流源)電路圖和符號圖，為降低功耗和提高性能等，其恆流源L電流取較小值。實施例3 任意K值和8值DRAM的讀出電路滿足設計要求的證明。任意K值DRAM的讀出電路示如圖5，需證明滿足設計要求當讀出電路的輸入
邏輯值為0、1、2、3、4.......L-2、L-l、L時，讀出電路的輸入D。utj邏輯值仍依次為0、1、2、
3、4.......L-2、L-U L ；Grdij, Dinj 和 D。utj 邏輯值對應邏輯電平依次為 VGrdij (η)，VDinj (η)和
VDoutJ (η) (η = 0 L)，其中輸入Grfij是非規範的K值信號，要求輸出D。utj是規範的等階梯的 K 值信號，即 VD。utj(0) = Vmnj(O) = 0V、VDoutJ(l) = VDinJ(l) = VDon, VDoutJ(2) = VDinJ(2) = 2VDon,VDoutJ(3) =Vmnj (3) = 3VDon,·····VDoutJ(L-2) = VDinJ (L-2) = (L-2) VDon, VDoutJ (L-I) =VDinJ (L-I) = (L-I) VDon, Vlloutj(L) = Vmnj(L) = LVllon ；tbk 為輸入 Grdij 的非規範的 K 值信號的相鄰邏輯電平 VGrdij (k)和 Vtodij (k-Ι)的中間值，滿足 VGrdij (k-1) < tbk < Vcrdij (k)，k =1、2、3、4、.....、L-2、L-1、L，即滿足不等式 0 < < Vcrdij(I) < tb2 < Vcrdij (2) < tb3
<Vcrdij (3) <tb4< ……< tbL_2 < Vcrdij (L-2) < t、< Vcrdij(L-I) < tbL < Vcrdij(L)； 考慮管Qbk導通電壓為OV(或近0V)，管Qbk導通電壓就是管Qbk導通時源極和漏極間的壓降，管Qbk導通電流取較小的值(如30 μ A)，即恆流源Ij電流取較小的值(如30 μ Α)，記 Vcrdij和VD。utj各自為讀出電路輸入Grdij和輸出D。utj的電壓(瞬時值)，二極體導通電壓VD。n 等於輸出的規範的K值信號的階梯電壓，也即VD。n等於輸出各相鄰邏輯電平的差 VDoutJ (m) -VDoutJ (m-1)，所以VD。utj (m) = mVDon,電源電壓Vd。等寫入電路的輸入和讀出電路的輸出的最大邏輯電平 VDinj (L)和 VD。utj (L)，Vdc = VDoutJ (L) = LVD0nO讀出電路的輸入輸出關係證明如下根據上述不等式0 <仇< Vcrdij(I) < tb2
<Vcrdij (2) < tb3 < Vcrdij (3) < tb4 < ……< tbL_2 < Vcrdij (L-2) < t、< Vcrdij(L-I) <tbL< Vtodij(L),由圖 5 看出①當 Grdij 輸入 0 電平時，Vtodij(O) =OV, Vcrdij(O) Ctb1，所有管Qb1 Qk都截止，讀出電路的輸出電壓VD。utj = 0V,②當Grfij輸入1電平時，th < Vcrdij (1)
<tb2，管 Qb1 導通，管 Qb2 QbL 截止，(L-I)個二極體 Db2 DbL 導通，VDoutJ = Vdc-(L-I) VDon = LVllon- (L-I) VDon = VDon = VDoutJ (1)，③當 Grdij 輸入 2 電平時，tb2 < Vcrdij (2) < tb3，管 Qb1 和 Qb2 導通，管 Qb3 Qbl 截止，(L-2)個二極體 Db3 Dk 導通，VD。utj = Vdc- (L_2) VDon = LVDon- (L-2) VDon = 2VDon = VDoutJ O)，④當 Grdij 輸入 3 電平時，滿足 tb3 < Vcrdij ⑶ < tb4，則管Qb1 Qb3導通，管Qb4 Qk截止，有(L-3)個二極體Db4 Dk導通，VD。utj = Vdc- (L_3) VDon = LVnon+ Δ - (L-3) VDon = 3VDon = VDoutJ (3)，........⑤當 Grdij 輸入 L_2 電平時，tbL_2
<Vcrdij (L-2) < tbL_i;管 Qb1 Qlv2 導通，管 Qlv1 和 Qb^ 截止，2 個二極體 Dl^1 和 Dk 導通， VD0utj = Vdc-2VDon = LVDon-2VDon = (L-2)VD。n = VD。utj(L-2)，⑥當 Grdij 輸入 L-I 電平時，tb^
<Vcrdij (L-I) < tbL,管 Qb1 Qlv1 導通，管 QbL 截止，1 個二極體 DbL 導通，VD。utj = Vdc-VDon =LVDon-VDon = (L-I)Vnon = VDoutJ (L-I)，⑦當 Grdij 輸入 L 電平時，tbL Vd 彡 Vtn+1 Vtp I，Vdd-Vd 彡 I Vtp I +Vtn,記 Vextnl = Vref+Vtn+1 Vtp I，Vref 為參考電壓，NMOS和PMOS管閾值電壓分別為Vtn > 0和、< 0。管仏和仏的柵極對源極電位差分別為Vgs3和Vgs4，因為A和A的二源極相接，Q3的漏極經電阻R3接電源vdd，Q4的漏極接地，僅當Q3和Q4的二柵壓的差Vg3-Vg4彡Vtn+1 Vtp I時，管A和A才同時導通，否則同時截止。因Vg3 = Vx, Vg4 = Vref,由此得出①當Vx-Vref = Vg3-Vg4彡Vtn+1 Vtp I,即輸入電壓 Vx彡Vref+Vtn+1 Vtp I = Vextnl時，管A和A導通，電阻R3上的電壓V。utl為很低，使Qn導通；② 當Vx < Vextnl時，Gl3和Gl4截止，v。utl = Vdd,使Qn截止；表明經該變閾電路電路後，使Qn變成 Vx彡Vextnl時導通，或變閾型PMOS管Qn的新閾值t大小變為Vextnl，即t = Vextnl，改變參考電壓Vref，使t改變，開啟性質改變(Qn變成Vx彡t時導通)。因Vdd彡Vref彡0，t = Vextnl 最小值為Vtn+1Vtp ι，第一種PMOS管變閾電路不能實現t小於Vtn+1Vtpι的新閾值，較小的t 還需用第二種PMOS管變閾電路實現。第二種PMOS管變閾電路(簡稱第二種變閾電路)示如圖7左虛框，它的結構由第一種PMOS管變閾電路(包括匪OS管Q3, PMOS管仏和電阻R3)加一個CMOS反相器(包括 PMOS管％和NMOS管Q6)組成，其中管&的柵極接輸入電壓Vx，管( 的柵極接參考電壓Vref， 管A的漏極接CMOS反相器輸入(管Q5和管％的柵極)，CMOS反相器輸出(管A和管％的漏極)為該電路輸出V。ut(1，輸出\ut0接受控PMOS管Qto ；改變參考電壓VMf，使Qto的新閾值改變(放大、縮小、改變開啟性質和提高開啟解析度)；接PMOS管變閾電路的管Qto稱為變閾型 PMOS 管。設 Vdd > Vd 彡 Vtn+1 Vtp I，Vdd-Vd 彡 I Vtp I +Vtn,記 Vextntl = Vref-Vtn-1 Vtp I，NMOS 和 PMOS管變閾值電壓分別為Vtn > 0和Vtp <0。管A和A的柵極對源極電位差分別為Vgs3 和Vgs4，同上理由，僅當Q3和Q4的二柵壓的差Vg3-Vg4彡Vtn+1 Vtp ι時，管A和A才同時導通， 否則Vg3-Vg4 < Vtn+1 Vtpι，管A和A同時截止。因vg3 = vref, vg4 = vx,由此得出①當vMf-vx =Vg3-Vg4 Vref-Vtn-1 Vtp| = Vextn0 時，管( 和仏截止，管( 的漏極(即CMOS反相器輸入)為Vdd，於是管A截止和管％導通，CMOS反相器輸出V。utQ = Vd,使Qtq導通；②當Vx彡Vextn0時，A和A導通，管A的漏極(即CMOS反相器輸入)為很低，於是管％截止和管A導通，CMOS反相器輸出V。_ = Vdd,使Qto截止。表明經變閾電路後，使Qtq變成Vx彡Vextn0時導通，即t = VextnQ。其中t = Vextn0 = Vref-Vtn-1 Vtp I 可以小於Vtn+1 V^J，表明變閾型PMOS管Qto的新閾值t大小變為Vraitntl，即t = Vextn(l。改變參考電壓Vref，使t改變，開啟性質改變(Qto變成Vx彡t時導通)。因Vdd彡Vref彡0，新閾值t最小值為0，最大值為Vdd-Vtn-1 Vtp ι。改變參考電壓Vref，使t改變，第一種PMOS管變閾電路圖6(t = Vextnl = vref+vtn+1 Vtp I)不能實現小於Vtn+1 Vtp I的新閾值t，第二種PMOS管變閾電路圖7 (t = Vextn0 =Vref-Vtn-1 Vtp I)不能實現大於Vdd-Vtn-1 Vtp I的新閾值t，常需用二種PMOS管變閾電路配合使用。將圖6和圖7中的Vdd改為Vd。，則分別得出圖8和圖9，圖8不能實現小於Vtn+|Vtp 的新閾值t，圖9不能實現大於Vde-Vtn-IVtpI的新閾值t，也常需用此二種PMOS管變閾電路配合使用。圖6和圖7 (包括圖8和圖9)中的R3可用恆流源I3代替(電流流向他漏極)。為獲得一序列不同參考電壓U因為序列變閾型PMOS管有各自的新閾值tak或 tbk，需用不同參考電壓VMf按二種PMOS管變閾電路來獲得所需新閾值)，可用在直流電源和地間(按常用方法)接多個電阻串聯的分壓電路來實現，也可用在直流電源和地間接多個二極體(或場效應二極體)串聯的分壓電路來實現(其中根據情況需要還可串聯一電阻)，多個二極體正極和負極接法和常用電池串聯的接法一樣，如k個二極體D1 Dk，D1正極接直流電源，D1負極接込正極，D2負極接D3正極，……，Dk_2負極接Dlri正極，，Dk^1負極接Dk正極，Dk負極接地(或通過R接地)實現，因為序列不同參考電壓全都是輸出到 MOS管柵極，輸出直流電流幾乎為0，所以實現起來很方便。本發明中所述的電流源I示如圖10，是一種常用的接地的多輸出精密鏡像電流源。實施例5 對圖1 3的I^spice計算機模擬波形圖11 16的說明。寫入脈衝Wri和讀出脈衝I^di來自DRAM的控制電路(考慮地址解碼器的字線輸出 Wi,讀/寫控制，片選，刷新等)，在rdi和Wri的作用下，對圖1 3進行I^pice計算機模擬， 得出各種模擬波形示如圖11 16，注圖中， rdi' Dinjj Gwrij, Cmij, Folij, Grfij和D。utj的8個波形在每個圖橫坐標下邊各自寫為 V (wri)，V(rdi) ,V(Dinj) ,V(Gwrij)，V(Cmij)，V(Folij)， V(Grdij)，V(Doutj)的8個帶有V的形式，即V後面的括號內分別寫為 ，rdi，Dinj, Gwrij, Cmij，Folij, Grdij和D。utj(其中下標改為非下標的正常字體，即wri，rdi, Dinj, Gwrij, Cmi j， Folij,Grdij和Doutj，這是I^spice模擬圖表示方式)，以下所有波形圖橫坐標下邊都按類似表示方式寫出，不再一一描述。圖11為本發明8值DRAM的存儲單元電路，寫入電路和讀出電路在wH和rdi依次作用下的DinPGwiPCmiPFtjlij^dij和D。utj的先後上下分立的波形圖，按圖11從上到下的次序依次為wH， rdi，Dinj Gwrij，Cmij，Folij， Grdij和的8個波形，圖12 是在 和rdi的作用下，Dinj和的2個波形，圖中將 和rdi的高度縮小十倍，並放在圖的最下部(rdi在圖的最底部，Wri在rdi上邊)，從圖12看出，DRAM的寫入電路的輸入Dhlj 曲線和讀出電路的輸出曲線是等階梯的多值信號，同邏輯值的Dhu.和D。ut的邏輯電平是相等的，滿足所述要求，D_是在rdi (見圖的最底部)來到時變化的。圖13是在& (見圖的最底部)的作用下，8值DRAM寫入電路的輸入Diiu.和輸出的2個波形，從圖13看出，輸入Diiu.曲線是等階梯的多值信號(相對為下面的曲線)，輸出曲線是增高的多值信號(相對為上面的非等階梯的曲線)，同邏輯值的Diiy.和Gwu的邏輯電平(除0電平相等外)是不相等的，由此克服存儲單元電路中電壓跟隨器F的輸入輸出間有向下的直流電平偏移Δ的不足。圖14是在rdi (見圖的最底部)的作用下，8值DRAM讀出電路的輸入Grfij 和輸出0_的2個波形，從圖14看出，輸曲線是階梯較小(相對較低的曲線，與Dhlj 階梯不相同)的多值信號，同邏輯值的Diiy.和Grfu的邏輯電平是不相等的，輸出曲線 (相對較高的曲線)是與Diiu.階梯相同的等階梯的多值信號，即讀出電路將非規範的多值信號Grfu轉換為規範的等階梯的多值信號D。uw，由此克服存儲單元電路中電壓跟隨器F電壓放大倍數小於1的不足。圖15是在(見圖的最底部)的作用下，8值DRAM存儲單元電路的電壓跟隨器F的輸入Cmij和輸出Ftjlij的2個波形，從圖15看出，輸入Cmij曲線是增高的多值信號(相對為上面曲線，非等階梯)，而輸出Ftjlij曲線(相對為下面曲線)對輸入 Cfflij曲線有向下的電平位移，且幅度縮小，表明存儲單元電路中電壓跟隨器F存在有向下的電平位移和電壓放大倍數小於1。圖16為本發明8值DRAM的存儲單元電路，寫入電路和讀出電路在wH和rdi (rdi在圖的最底部，Wri在上邊)依次作用下的Dil^GwiPCmiPFtjliP Grdij和D。utj的上下不分立的波形圖，即相當於圖13，圖14和圖15中6個曲線的合併。實施例6 圖17和圖18的I^spice計算機模擬波形的說明。主要I^spice模擬波形在實施例5中已完成，現在考慮寫入電路和讀出電路各自分別輸入為正弦波時的情況，作為進一步了解寫入和讀出電路優點的參考，注本I^spice模擬時為了與上述模擬區分開，輸入正弦波時的寫入電路輸入Dinj和讀出電路輸出D。utj各自改用符號INDi和OUTDi (各自仍然是在寫入電路輸入Dinj和讀出電路輸出D。utj 二點上，即符號不同，各表示的輸入和輸出點相同，說明時仍稱為寫入電路輸入Diiu.和讀出電路輸出 Doutj)，於是17中的寫入電路輸入Dhu.和圖18中的讀出電路輸出的I^spice模擬波形圖橫坐標下邊各自寫為V(INDi)和V (OUTDi)，而GwiPGrfij的Pspice模擬波形圖橫坐標下邊和前述相同仍然依次寫為V(Gwrij) ,V(Grdij)。圖17為本發明8值DRAM的寫入電路在 =0傳輸門G1截止時且輸入Dinj為正弦波時的輸入Dini和輸出Gwij的波形圖，從圖17看出，正弦波連續信號輸入Dinj曲線經寫入電路後得出的輸出Gwij曲線為不連續的多值信號 (但有增高作用)，表明寫入電路具有良好的量化整形作用(類似4舍5入的量化作用)，當輸入Dinj電壓上升或下降不越過上下二新閾值時，輸出Gwij仍可恢復原多值信息，即具有恢復原多值信息能力，此能力還可用於刷新。圖18為本發明8值DRAM的讀出電路在= 0 傳輸門G2截止時且輸入Grfij為正弦波時的輸入Grfij和輸出D。utj的波形圖。從圖18看出， 正弦波連續信號輸入Grfij曲線經讀出電路後得出的輸出D。utj曲線為不連續的(校正為等階梯)多值信號，表明讀出電路具有良好的量化整形作用(類似4舍5入的量化作用)，當輸入Grfij電壓上升或下降不越過上下二新閾值時，輸出D。utj仍可恢復原多值信息，即具有恢復原多值信息能力，此能力還可用於刷新。為提高抗幹擾性能，增加恢復原多值信息能力， 減輕刷新任務，可適當加大存儲單元的存儲電容的數值。另外，讀出電路輸入也是MOS管的柵極，同樣具有信息存儲作用，為提高抗幹擾性能，增加恢復原多值信息能力，減輕刷新任務，其柵極輸入電容也以稍大為有利。實施例7 選取和tbk數值的說明。理論證明上述(1)和(2)只要求滿足下述不等式即可證明(1)只要求滿足0
<ta, < VDinJ(l) < ta2 < V Dinj (2)〈 ta3 < VDinj (3) < ta4 <.....〈 taL—2 < VDinJ(L-2)
<taL_! < Vllinj(L-I) < taL < Vmnj(L)，證明(2)只要求滿足 0 < < Vcrdij(I) < tb2
<Vcrdij (2) < tb3 < Vcrdij (3) < tb4 < ……< tbL_2 < Vcrdij (L-2) < tbH < Vcrdij(L-I)
<tbL 新閾值，則管導通』，僅是理想的，實際不含=)，該開啟解析度是較好的，但達不到數學上的理想要求。實施例8 用電阻&代替恆流源、的說明。恆流源、取為電阻&即「(4)所述的K值DRAM存儲單元電路中，恆流源、取為電阻IV』，指的是在K值DRAM存儲單元電路中用電阻民代替恆流源I/，也就是電阻民一端接射極F。lu，電阻民另一端接地，這樣以來管Qm2和電阻民構成射極跟隨器。因為射極Ftjlij 經恆流源L接地也就是恆流源L 一端接射極F。⑴，恆流源L另一端接地，此時管Qm2和恆流源L構成射極跟隨器；換言之，就是改『管Qm2的射極F。⑴經恆流源L接地』為『管Qm2的射極F。⑴經電阻民接地』，前者用恆流源L則Qm2的射極電流恆定，後者用電阻民則Qm2的射極電流不恆定，但此二者(接L和接RP都是常用的射極跟隨器結構。注管Qffll的源極接電阻Rml (Rffll的另一端接地)，即構成源極跟隨器(共漏極放大電路)。源極跟隨器和射極跟隨器是常用的電路，與射極跟隨器(三極體共集電極放大電路)類似，場效應管源極跟隨器(共漏極放大電路)沒有電壓放大作用，其電壓增益小於1，輸出電壓與輸入電壓相位相同，輸入電阻高，輸出電阻低，可作阻抗變換用。源極跟隨器的輸入電阻極高，適合接存儲電容G (漏電極小)，射極跟隨器的輸入電阻低，不適合接存儲電容q (漏電大)，但源極跟隨器的輸出電阻比射極跟隨器的輸出電阻高，負載能力比較差，為增加負載能力，可將源極跟隨器的輸出接射極跟隨器的輸入，將射極的輸出作為電壓跟隨器的輸出，其輸出負載能力就大大加強。
權利要求
1.一種任意K值DRAM的存儲單元電路，其特徵在於所述的K值DRAM中，設K = 3，4， 5，……，該DRAM存儲單元電路由電壓跟隨器F，F的柵極存儲電容Cj和二個CMOS傳輸門 G1和( 組成，用電容Cj存儲K值信號，電壓跟隨器F包括NMOS管Q111和NPN管Qm2，管Q111的柵極接電容&的一端Cmu，即Cmu為電壓跟隨器F的輸入，&的另一端接地，管O11的源極接管Qm2的柵極和電阻Rml，Rml的另一端接地，管Qm2的射極Ftjlij經恆流源Ij接地，Qffl2射極接恆流源、使管Qm2的射極負載為恆流源，管Qm2的射極F。⑴為F的輸出，管Q111的漏極和管Qm2 的集電極都接電源Vdd，選取Vdd的電壓比寫入電路輸入和讀出電路輸出的K值邏輯電平的最大值高△，△為電壓跟隨器F輸入輸出間向下的直流電平偏移；傳輸門G1的輸入接寫位線，傳輸門G1的輸出接F的輸入Cmu，傳輸門G1的控制輸入接寫入脈衝^，傳輸門( 的輸入接F的輸出F。⑴，傳輸門(；2的輸出接讀位線Grfu，傳輸門(；2的控制輸入接讀出脈衝rdi， 寫入脈衝 和讀出脈衝rdi來自DRAM的控制電路；寫入脈衝 來到時，傳輸門G1導通，將寫位線的K值信號傳送到存儲電容。電容&接收寫位線Gwu的K值信號，電容Cj的 K值信號就是F輸入Cmu的K值信號；寫入脈衝Wti未來到時，傳輸門G1截止，存儲電容Cj 與外界為直流開路，電容G存儲的K值信號保持不變，即具有記憶功能；讀出脈衝rdi來到時，傳輸門&導通，將F輸出Ftjlij的K值信號傳送到讀位線Grfi ；寫位線Gwij和讀位線Grfij 各自是存儲單元電路的輸入和輸出；存儲單元電路輸入和輸出各自接到寫入電路輸出和讀出電路輸入；F輸出的K值信號必須是與F輸入信號相對應的K值信號，F輸入輸出信息相同，即F輸出無信息丟失，F輸出無信息丟失要求q存儲的K值信號是增高的K值信號，所述增高的K值信號就是除0電平外比寫入電路輸入的K值信號高Δ的信號，其中0電平仍為0 ； .存儲的增高的K值信號是來自寫入電路的輸出，即提供給 .存儲信號的寫入電路輸出也是增高的K值信號；&存儲的增高K值信號經過F傳送到讀位線Grfu，在Grfu上形成不規範的K值信號，也即存儲單元電路輸出是不規範的K值信號，所述不規範的K值信號就是對比DRAM輸入輸出和寫入電路輸入及讀出電路輸出的規範的等階梯的K值信號為邏輯電平幅度不一致；讀出電路輸入信號是來自存儲單元電路輸出Grfu的不規範的K值信號， 讀出電路輸出是對存儲單元電路輸出不規範的K值信號校正得出的規範的等階梯的K值信號，該校正得出的規範的等階梯的K值信號作為對存儲單元電路存儲信息的校正讀出。
2.一種任意K值DRAM的寫入電路，其特徵在於所述的K值DRAM的寫入電路中，設K = 3,4,5,.....；採用 K-I = L 個變閾型 PMOS 管 Q￡ik，k = 1,2,3,.....，L，管 Qak 的柵極經變閾電路連接到寫入電路的輸入Diiu.,變閾型PMOS管Qiik的新閾值為tak，管0 導通時源極漏極間壓降為0 ；管Qak的源極接電源Vdd，選取Vdd的電壓比寫入電路輸入和讀出電路輸出的最大邏輯電平Vllinj(L) ^PVdouj(L)高Δ，Δ是電壓跟隨器F輸入輸出間向下的直流電平偏移；採用L-I個二極體Dan，η = 2,3,……，L，二極體Diin的導通電壓是VD。n ；Dan 的正極和負極分別連接到變閾型PMOS管Qalri的漏極和管Qiin的漏極；管Qa的漏極經過恆流源^接地，管9 的漏極接恆流源^使流經導通二極體的電流保持同一固定值，在管 QaL的漏極形成寫入電路的輸出Gwu，寫入電路輸出Gwu接到存儲單元電路的寫位線輸入； 選取〖^為寫入電路輸入Diiu.的K值信號的相鄰邏輯電平VDiiy.(k)和VDiiy.(k-l)的平均值 (VMnj(k)+VDinj(k-l))/2，S卩 tek*VDinj(k)和 VDinj(k-l)的中間值，VDinJ (k) > VDinJ(k-l)；寫入電路輸入Diiu.的K值信號和讀出電路輸出0。_及DRAM輸入輸出的規範的等階梯的K值信號的特性是相同的輸入Diiy.各相鄰邏輯電平的差相等，輸出0。_各相鄰邏輯電平的差相等，且輸入Diiu.和輸出的階梯電壓相同，階梯電壓為VD。n，也即滿足(m) -VDinj (m-1) =VDoutJ(m)-VDoutJ(m-l) = VDon,m= 1,2,3,……,L,VDinJ(m)和 VD。utJ (m)分別是寫入電路輸入和讀出電路輸出邏輯值為m的邏輯電平；寫入電路的輸出Gwu除0電平外比寫入電路輸入的K值信號高Δ，0電平仍為0，該K值寫入電路又稱為K值寫入增高電路。
3.一種任意K值DRAM的讀出電路，其特徵在於所述的K值DRAM的讀出電路中，設K =3,4,5,……；採用K-I = L個變閾型PMOS管Qbk，k = 1,2,3,……，L，管Qbk的柵極經變閾電路連接到讀出電路的輸入G_，變閾型PMOS管Qbk的新閾值為tbk，管Qbk導通時源極漏極間壓降為0 ；Grfu接到存儲單元電路的讀位線輸出，管Qbk的源極接電源Vd。，選取Vd。 的電壓等於寫入電路輸入和讀出電路輸出的最大邏輯電平￥_.仏)^PVdouj(L)；採用L-I個二極體Dbn, η = 2，3，……，L，二極體Dbn的導通電壓是VDon ；Dbn的正極和負極分別連接變閾型PMOS管Qblri的漏極和管Qbn的漏極；變閾型PMOS管Qk的漏極經過恆流源Ij接地， 管Qk的漏極接恆流源Ij使流經導通二極體的電流保持同一固定值，在管Qk的漏極形成讀出電路的輸出；選取tbk為讀出電路輸入的K值信號的相鄰邏輯電平Vtodu(k) 和 Vcrdij (k-Ι)的平均值(VGrdiJ (k) +Vcrdij (k-1) )/2, BP tbk 為 Vcrdij (k)和 Vcrdij (k-Ι)的中間值， Vcrdij (k) > Vcrdij (k-Ι)；讀出電路輸出D。utj的信號和寫入電路輸入Dinj及DRAM輸入輸出的規範的等階梯的K值信號的特性是相同的輸入Diiy.各相鄰邏輯電平的差相等，輸出D。utj各相鄰邏輯電平的差相等，且輸入Diiy.和輸出D。uw的階梯電壓相同，階梯電壓為VD。n，也即滿足VDinj (m) "VDinJ (m-1) = VDoutJ (m) -Vlloutj (m-1) = VDon, m = 1,2,3,.....，L，VDinJ (m)和 VDoutJ (m)分別是寫入電路輸入和讀出電路輸出邏輯值為m的邏輯電平；讀出電路輸入是來自存儲單元電路輸出的不規範的K值信號，所述不規範的K值信號就是對比DRAM輸入輸出和寫入電路輸入及讀出電路輸出的規範的等階梯的K值信號為邏輯電平幅度不一致；讀出電路輸出D。uw為規範的等階梯的K值信號，即讀出電路將不規範的K值信號輸入Grfu轉換為規範的等階梯的K值信號輸出D。utj，該K值讀出電路又稱為K值讀出校正電路。
4.根據權利要求1所述的一種任意K值DRAM的存儲單元電路，其特徵在於所述的K 值DRAM存儲單元電路中取K = 8，選取電源Vdd的電壓比寫入電路的輸入和讀出電路的輸出邏輯值為7的邏輯電平高Δ，Δ為F輸入輸出間向下的直流電平偏移，得出8值DRAM的存儲單元電路；該8值DRAM存儲單元電路由電壓跟隨器F，F的柵極存儲電容q和二個CMOS 傳輸門G1和(；2組成，用電容&存儲8值信號，電壓跟隨器F包括NMOS管Q111和NPN管Qm2， 管O11的柵極接電容&的一端Cmu，即Cmu為電壓跟隨器F的輸入，Cj的另一端接地，管Q111 的源極接管Qm2的柵極和電阻Rml，Rml的另一端接地，管Qm2的射極Ftjlij經恆流源Ij接地，Qffl2 射極接恆流源、使管Qm2的射極負載為恆流源，管Qm2的射極F。⑴為F的輸出，管O11的漏極和管Qm2的集電極都接電源Vdd ；傳輸門G1的輸入接寫位線Gwu，傳輸門G1的輸出接F的輸入Cmij，傳輸門G1的控制輸入接寫入脈衝wH，傳輸門( 的輸入接F的輸出Ftjlij，傳輸門(；2 的輸出接讀位線Grfu，傳輸門(；2的控制輸入接讀出脈衝rdi，寫入脈衝 和讀出脈衝I^di來自DRAM的控制電路；寫入脈衝Wri來到時，傳輸門G1導通，將寫位線Gwu的8值信號傳送到存儲電容。電容&接收的8值信號，電容&的8值信號就是F輸入Cmu的8值信號； 寫入脈衝未來到時，傳輸門G1截止，存儲電容q與外界為直流開路，電容q存儲的8值信號保持不變，即具有記憶功能；讀出脈衝I^di來到時，傳輸門&導通，將F輸出Ftjlij的8值信號傳送到讀位線；寫位線Gwu和讀位線各自是存儲單元電路的輸入和輸出；存儲單元電路輸入和輸出各自接到寫入電路輸出和讀出電路輸入；電壓跟隨器F輸出的8值信號必須是與F輸入相對應的8值信號，F輸入輸出信息相同，即F輸出無信息丟失，F輸出無信息丟失要求G存儲的8值信號是增高的8值信號，所述增高的8值信號就是除0電平外比寫入電路輸入的8值信號高Δ的信號，其中0電平仍為0;存儲單元電路的輸入信號是來自寫入電路的輸出，寫入電路輸出提供給存儲單元電路輸入的信號是增高的8值信號；增高8值信號經過F傳送到讀位線是不規範的8值信號，也即存儲單元電路輸出是不規範的8值信號，所述不規範的8值信號就是對比DRAM輸入輸出和寫入電路輸入及讀出電路輸出的規範的等階梯的8值信號為邏輯電平幅度不一致；讀出電路輸入信號是來自存儲單元電路輸出的不規範的8值信號，讀出電路輸出是對存儲單元電路輸出不規範的8值信號校正得出的規範的等階梯的8值信號，該校正得出的規範的等階梯的8值信號作為對存儲單元電路存儲信息的校正讀出。
5.根據權利要求2所述的一種任意K值DRAM的寫入電路，其特徵在於取K= 8，得出 8值DRAM的寫入電路，其中採用7個變閾型PMOS管Qak，k = 1,2,3,……，7，管Qiik的柵極經變閾電路連接到寫入電路的輸入Diiu.,變閾型PMOS管Qiik的新閾值為tak，管0 導通時源極漏極間壓降為0 ；管Qak的源極接電源Vdd，選取Vdd的電壓比寫入電路輸入和讀出電路輸出的最大邏輯電平VDinj (7) ^P Vdouj (7)高Δ，Δ是電壓跟隨器F的輸入輸出間向下的直流電平偏移；採用6個二極體1) ，η = 2,3,……，7，二極體1) 的導通電壓是VD。n;Diin 的正極和負極分別連接到變閾型PMOS管Qalri的漏極和管Qiin的漏極；管Qa7的漏極經過恆流源^接地，管Qa7的漏極接恆流源^使流經導通二極體的電流保持同一固定值，在管 Qa7的漏極形成寫入電路的輸出Gwu，寫入電路輸出Gwu接到存儲單元電路的寫位線輸入； 選取〖^為寫入電路輸入Diiu.的8值信號的相鄰邏輯電平VDiiy.(k)和VDiiy.(k-l)的平均值 (VMnj (k)+VDinj(k_l))/2，即選取 VDinj (k)和 VDinj (k-Ι)的中間值，VDinj(k) >VDinJ(k-l)； 寫入電路輸入Diiu.的8值信號和讀出電路輸出及DRAM輸入輸出的規範的等階梯的8 值信號的特性是相同的輸入Diiu.各相鄰邏輯電平的差相等，輸出各相鄰邏輯電平的差相等，且輸入Diiy.和輸出的階梯電壓相同，階梯電壓為VD。n，也即滿足V_ (m) -Vmnj (m-1) =VDoutJ(m)-VDoutJ(m-l) =VDon,m= 1,2,3,……,7,VDinJ(m)和 VD。utJ (m)分別是寫入電路輸入和讀出電路輸出邏輯值為m的邏輯電平；寫入電路輸出Gwu除0電平外比寫入電路輸入的8值信號高Δ，0電平仍為0，該8值寫入電路又稱為8值寫入增高電路。
6.根據權利要求3所述的一種任意K值DRAM的讀出電路，其特徵在於取K= 8，得出 8值DRAM的讀出電路，其中採用7個變閾型PMOS管Qbk，k= 1,2,3,……，7，管Qbk的柵極經變閾電路連接到讀出電路的輸入Grfij，變閾型PMOS管Qbk的新閾值為tbk ；管Qbk導通時源極漏極間壓降為0 ；Grfu接到存儲單元電路的讀位線輸出，管Qbk的源極接電源Vd。，選取 Vd。的電壓等於寫入電路輸入和讀出電路輸出的最大邏輯電平VMiu.(7) ^PVdouj (7)；採用6個二極體Dbn, η = 2，3，……，7，二極體Dbn的導通電壓是VDon ；Dbn的正極和負極分別連接變閾型PMOS管Qblri的漏極和管Qbn的漏極；變閾型PMOS管Qb7的漏極經過恆流源Ij接地， 管Qb7的漏極接恆流源Ij使流經導通二極體的電流保持同一固定值，在管Qb7的漏極形成讀出電路的輸出；選取tbk為讀出電路輸入的8值信號的相鄰邏輯電平Vtodu (k)和 Vcrdij (k-Ι)的平均值(VGrdiJ (k) +Vcrdij (k-1)) /2，即選取 tbk 為 Vcrdij (k)和 Vcrdij (k-Ι)的中間值，Vtodij (k) > Vcrdij (k-Ι)；讀出電路輸出D。utj的信號和寫入電路輸入Dinj及DRAM輸入輸出的規範的等階梯的8值信號的特性是相同的輸入Diiu.各相鄰邏輯電平的差相等，輸出D。utj 各相鄰邏輯電平的差相等，且輸入Diiy.和輸出D。_的階梯電壓相同，階梯電壓為VD。n，即滿足VDinj (m) "VDinJ (m-1) = VDoutJ (m) -Vlloutj (m_l) = VDon, m = 1,2,3,.....，7，VDinJ (m)和 VDoutJ (m)分別是寫入電路輸入和讀出電路輸出邏輯值為m的邏輯電平；讀出電路輸入是來自存儲單元電路輸出的不規範的8值信號，所述不規範的8值信號就是對比DRAM輸入輸出和寫入電路輸入及讀出電路輸出的規範的等階梯的8值信號為邏輯電平幅度不一致；讀出電路輸出D。uw為規範的等階梯的8值信號，即讀出電路將不規範的8值信號Grfu轉換為規範的等階梯的8值信號D。utj，該8值讀出電路又稱為8值讀出校正電路。
7.根據權利要求1所述的一種任意K值DRAM的存儲單元電路，其特徵在於所述的K 值DRAM存儲單元電路中，恆流源L取為電阻
全文摘要
本發明公開一種任意K值和8值DRAM的存儲單元電路及寫入電路與讀出電路。存儲單元電路由電壓跟隨器F、F柵極的存儲電容Cj和CMOS傳輸門G1和G2組成，考慮F的輸入輸出間有直流電平偏移Δ，設計寫入電路使提供比寫入電路的輸入增高Δ的多值信號；又考慮F的電壓放大倍數小於1，造成F的輸出比輸入波形偏小或非等階梯，設計讀出電路用來作校正，將非正規的多值信號轉換為正規的(等階梯)多值信號。寫入電路和讀出電路都有良好的量化整形作用，當Cj電壓變化不越過上下二新閾值時，很容易恢復原多值信息，具有抗幹擾能力和多值信息恢復能力。主要用於FPGA、CPLD、半或全制定ASIC和存儲器等VLSI及其它數字IC技術領域。
文檔編號G11C11/4096GK102290095SQ20111009720
公開日2011年12月21日 申請日期2011年4月19日 優先權日2011年4月19日
發明者劉瑩, 方振賢 申請人:黑龍江大學