反相電路以及顯示裝置的製作方法

2023-10-08 07:35:44

專利名稱：反相電路以及顯示裝置的製作方法
技術領域：
本發明涉及能夠恰當應用於例如利用有機EUElectr0 Luminescence 電致發光)元件的顯示裝置的反相電路。並且，本發明涉及具有上述反相電路的顯示裝置。
背景技術：
近年來，在進行圖像顯示的顯示裝置領域，作為像素的發光元件，利用發光亮度根據流過的電流值而變化的電流驅動型的光學元件、例如有機EL元件的顯示裝置被不斷開發，且正實現為產品。有機EL元件與液晶元件等不同，其是自發光元件。因此，在利用有機 EL元件的顯示裝置(有機EL顯示裝置)中，可通過控制流過有機EL元件的電流值來獲得顯色的灰階。在有機EL顯示裝置中，與液晶顯示裝置相同，作為其驅動方式有單純(無源)矩陣方式和有源矩陣方式。前者結構簡單，但具有難以實現大型且高精度的顯示裝置的問題。 因此，目前大力開發有源矩陣方式。該方式通過驅動電晶體來控制為每個像素配置的發光元件中流過的電流。在上述驅動電晶體中，存在閾值電壓Vth或遷移率μ隨時間發生變化、或由於製造工序的差異，閾值電壓Vth或遷移率μ對各個像素不同的情況。當閾值電壓Vth或遷移率μ對各個像素不同時，驅動電晶體中的流過電流值對各個像素也存在差異，因此即使對驅動電晶體的柵極施加相同的電壓，有機EL元件的發光亮度也具有差異，從而畫面無法實現均勻性(uniformity)。因此，開發有具有用於對閾值電壓Vth或遷移率μ的變動進行校正的校正功能的顯示裝置(例如，參照專利文獻1)。通過對每個像素配置的像素電路來進行針對閾值電壓Vth或遷移率μ的校正。 如圖71所示，該像素電路例如由對流過有機EL元件111的電流進行控制的驅動電晶體 1^100、將信號線DTL的電壓寫入驅動電晶體iTrlOO的寫入電晶體(writing transistor) Tr200,以及保持電容Cs構成，且構成為2TrlC的電路結構。驅動電晶體TrlOO和寫入電晶體Tr200例如由η溝道MOS型的薄膜電晶體(TFT (Thin Film Transistor 薄膜電晶體)) 形成。圖70示出了施加給像素電路的電壓波形的一例和驅動電晶體TrlOO的柵極電壓 Vg和源極電壓Vs的變化的一例。圖70(A)示出了向信號線DTL施加信號電壓Vsig和復位電壓Vofs的狀態。圖70⑶示出了向寫入線WSL施加用於導通(ON)寫入電晶體Tr200的電壓Vdd和用於截止(OFF)寫入電晶體Tr200的電壓Vss的狀態。圖70 (C)示出了向電源線PSL施加高電壓VccH和低電壓VccL的狀態。並且，圖70(D)、圖70(E)示出了隨著向電源線PSL、信號線DTL和寫入線WSL施加電壓，驅動電晶體TrlOO的柵極電壓Vg和源極電壓 Vs時刻發生變化的狀態。根據圖70可知，在IH內向WSL施加兩次WS脈衝P，通過第一次的WS脈衝P，進行閾值校正，通過第二次的WS脈衝P進行遷移率校正和信號寫入。換言之，在圖70中，WS脈衝P不僅用於信號的寫入，還用於驅動電晶體TrlOO的閾值校正、遷移率校正。
現有技術文獻專利文獻專利文獻1 日本特開2008-083272號公報但是，在有源矩陣方式的顯示裝置中，用於驅動信號線DTL的水平驅動電路(未圖示)、依次選擇各像素113的寫入掃描電路(未圖示)基本上都包括移位寄存器(未圖示)， 並且與像素113的各列或各行相對應地分段具有緩衝電路(未圖示)。例如，典型地，通過串聯連接兩個反相電路來構成寫入掃描電路內的緩衝電路。在這裡，如圖72所示，反相電路例如是串聯連接兩個η溝道MOS型的電晶體Trl、Tr2的單溝道型的電路結構。圖72所示的反相電路200被插入在施加有高電平的電壓的高電壓布線LH與施加有低電平的電壓的低電壓布線LL之間。高電壓布線LH側的電晶體Tr2的柵極連接於高電壓布線LH，低電壓布線LL側的電晶體Trl的柵極連接於輸入端子IN。並且，電晶體Trl和電晶體Tr2的連接點C連接於輸出端子OUT。如圖73所示，在反相電路200中，例如當輸入端子IN的電壓(輸入電壓Vin)變為Vss時，輸出端子OUT的電壓(輸出電壓Vout)變為Vdd-Vth2，並不是Vdd。S卩，輸出電壓Vout中包括電晶體Tr2的閾值電壓Vth2，輸出電壓Vout受電晶體Tr2的閾值電壓Vth2 的差異影響較大。因此，可以例如圖74的反相電路300所示，使電晶體Tr2的柵極和漏極相互電分離，將柵極連接於施加有高於漏極電壓Vdd的電壓Vdd2(彡Vdd+Vth2)的高電壓布線LH2。 並且，例如圖75的反相電路400所示，還可以考慮構成為自舉型電路的結構。具體地，可以考慮在電晶體Tr2的柵極與高電壓布線LH之間插入電晶體TrlO，將電晶體TrlO的柵極連接於高電壓布線LH，並且在電晶體Tr2的柵極和電晶體TrlO的源極的連接點D與連接點C 之間插入電容元件ClO的電路結構。但是，在圖72、圖74、圖75所示的任一電路中，在輸入電壓Vin成為高電壓時，即直到輸出電壓Vout成為低電壓時，導致從高電壓布線LH側朝低電壓布線LL側經由電晶體 Trl、Tr2流過電流(貫通電流)。結果，反相電路中的功耗也變大。並且，在圖72、圖74、圖 75所示的電路中，例如圖73(B)中虛線包圍的地方所示，當輸入電壓Vin變為Vdd時，輸出電壓Vout並不是變為Vss，輸出電壓Vout的波峰值存在差異。其結果，存在如下的問題 像素電路112內的驅動電晶體TrlOO的閾值校正、遷移率校正針對各個像素電路112存在差異，該差異成為亮度差異。另外，上述問題並不是只有在顯示裝置的掃描電路中產生的問題，在其他裝置上也同樣存在。

發明內容
本發明鑑於上述問題，其目的在於提供一種能夠抑制功耗且能夠解決輸出電壓的差異的反相電路以及包括該反相電路的顯示裝置。本發明的第一反相電路包括互為同一溝道型的第一電晶體、第二電晶體、第三電晶體；第一電容元件以及第二電容元件；以及輸入端子以及輸出端子。其中，第一電晶體根據輸入端子的電壓(輸入電壓)與第一電壓線的電壓的電位差或與此相當的電位差，建立或斷開輸出端子與第一電壓線的電連接。第二電晶體根據該第二電晶體的柵極電壓與輸出端子的電壓(輸出電壓)的電位差或與此相當的電位差，建立或斷開第二電壓線與輸出端子的電連接。第三電晶體根據輸入端子的電壓與第三電壓線的電壓的電位差或與此相當的電位差，建立或斷開第二電晶體的柵極與第三電壓線的電連接。第一電容元件以及第二電容元件串聯插入輸入端子與第二電晶體的柵極之間，第一電容元件和第二電容元件之間的電連接點電連接於輸出端子。本發明的第一顯示裝置包括具有行狀配置的多個掃描線、列狀配置的多個信號線以及矩陣狀配置的多個像素的顯示部，還包括驅動各像素的驅動部。驅動部具有按各掃描線設置的多個反相電路，驅動部內的各反相電路包括與上述第一反相電路相同的構成要 在本發明的第一反相電路和第一顯示裝置中，在第二電晶體的柵極與第三電壓線之間設有根據輸入電壓與第三電壓線的電壓之間的電位差進行導通截止動作的第三電晶體。並且，在第二電晶體的源極與第一電壓線之間設有根據輸入電壓與第一電壓線的電壓之間的電位差進行導通截止動作的第一電晶體。從而，例如第一電晶體和第三電晶體各自的柵極電壓從高電壓變為低電壓時，第一電晶體和第三電晶體各自的導通電阻逐漸變大， 第二電晶體的柵極以及源極被充電為第一電壓線和第三電壓線的電壓所需時間變長。並且，例如在第一電晶體和第三電晶體各自的柵極電壓從低電壓變為高電壓時，第一電晶體和第三電晶體各自的導通電阻逐漸變小，從而第二電晶體的柵極以及源極被充電為第一電壓線以及第三電壓線的電壓所需時間變短。並且，在本發明中，在第二電晶體上串聯連接有第一電容元件以及第二電容元件，且在輸出端子上並聯連接有第一電容元件以及第二電容元件，因此輸出端子的瞬變比第二電晶體的柵極的瞬變緩慢。其結果，例如，在第一電晶體以及第三電晶體各自的柵極電壓從高電壓變為低電壓時，第二電晶體的柵極-源極之間的電壓大於第二電晶體的閾值電壓，第二電晶體導通，之後第一電晶體和第三電晶體截止。 這時，輸出電壓變為第二電壓線側的電壓。並且，例如在第一電晶體和第三電晶體各自的柵極電壓從低電壓變為高電壓時，第一電晶體和第三電晶體導通，之後第二電晶體截止。這時，輸出電壓變為第一電壓線側的電壓。本發明的第二反相電路包括互為同一溝道型的第一電晶體、第二電晶體、第三電晶體；第一電容元件以及第二電容元件；以及輸入端子以及輸出端子。其中，第一電晶體的柵極電連接於輸入端子，第一電晶體的漏極或源極電連接於第一電壓線，第一電晶體的漏極以及源極中的未連接於第一電壓線的端子電連接於輸出端子。第二電晶體的漏極或源極電連接於第二電壓線，第二電晶體的漏極以及源極中的未連接於第二電壓線的端子電連接於輸出端子。第三電晶體的柵極電連接於輸入端子，第三電晶體的漏極或源極電連接於第三電壓線，第三電晶體的漏極以及源極中的未連接於第三電壓線的端子電連接於第二電晶體的柵極。第一電容元件以及第二電容元件串聯插入輸入端子與第二電晶體的柵極之間， 第一電容元件和第二電容元件的電連接點電連接於輸出端子。本發明的第二顯示裝置包括具有行狀配置的多個掃描線、列狀配置的多個信號線以及矩陣狀配置的多個像素的顯示部，還包括驅動各像素的驅動部。驅動部具有按每個掃描線設置的多個反相電路，驅動部內的各反相電路包括與上述第二反相電路相同的構成要
ο在本發明的第二反相電路以及第二顯示裝置中，第二電晶體的柵極與第三電壓線之間設有柵極連接於輸入端子的第三電晶體。並且，在第二電晶體的源極與第一電壓線之間設有柵極連接於輸入端子的第一電晶體。從而，例如在第一電晶體以及第三電晶體各自的柵極電壓從高電壓變為低電壓時，第一電晶體以及第三電晶體各自的導通電阻逐漸變大，第二電晶體的柵極以及源極被充電成第一電壓線以及第三電壓線的電壓所需時間變長。並且，例如在第一電晶體以及第三電晶體各自的柵極電壓從低電壓變為高電壓時，第一電晶體以及第三電晶體各自的導通電阻逐漸變小，第二電晶體的柵極以及源極被充電成第一電壓線以及第三電壓線的電壓所需時間變短。並且，在本發明中，在第二電晶體上串聯連接有第一電容元件以及第二電容元件，在輸出端子上並聯連接有第一電容元件以及第二電容元件，因此輸出端子的瞬變比第二電晶體的柵極的瞬變緩慢。其結果，例如在第一電晶體以及第三電晶體各自的柵極電壓從高電壓變為低電壓時，第二電晶體的柵極-源極之間的電壓大於第二電晶體的閾值電壓，第二電晶體導通，緊接著第一電晶體以及第三電晶體截止。這時，輸出電壓變為第二電壓線側的電壓。並且，例如在第一電晶體以及第三電晶體各自的柵極電壓從高電壓變為低電壓時，第一電晶體以及第三電晶體導通，緊接著第二電晶體截止。這時，輸出電壓變為第一電壓線側的電壓。本發明的第三反相電路包括互為同一溝道型的第一電晶體、第二電晶體、第三電晶體；輸入端子以及輸出端子；以及控制元件。該控制元件包括電連接於輸入端子的第一端子、電連接於輸出端子的第二端子以及電連接於第二電晶體的柵極的第三端子。在第一端子上輸入有下降沿電壓或上升沿電壓時，控制元件使第二端子的瞬變比第三端子的瞬變緩慢。其中，第一電晶體根據輸入端子的電壓(輸入電壓)與第一電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開輸出端子與第一電壓線的電連接。第二電晶體根據該第二電晶體的柵極電壓與輸出端子的電壓(輸出電壓)的電位差或與此相當的電位差， 建立或斷開第二電壓線與輸出端子的電連接。第三電晶體根據輸入電壓與第三電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開第二電晶體的柵極與第三電壓線的電連接。· ·本發明的第三顯示裝置包括具有行狀配置的多個掃描線、列狀配置的多個信號線以及矩陣狀配置的多個像素的顯示部，還包括驅動各像素的驅動部。驅動部具有按每個掃描線設置的多個反相電路，驅動部內的各反相電路包括與上述第三反相電路相同的構成要
ο在本發明的第三反相電路以及第三顯示裝置中，在第二電晶體的柵極與第三電壓線之間設有根據輸入電壓與第三電壓線的電壓之間的電位差進行導通截止動作的第三電晶體。並且，在第二電晶體的源極與第一電壓線之間設有根據輸入電壓與第一電壓線的電壓之間的電位差進行導通截止動作的第一電晶體。從而，在第一電晶體 第三電晶體為η溝道型的情況下，當第一電晶體以及第三電晶體各自的柵極電壓從高電壓變為低電壓時，第一電晶體以及第三電晶體各自的導通電阻逐漸變大，第二電晶體的柵極以及源極被充電成第一電壓線以及第三電壓線的電壓所需時間變長。並且，第一電晶體以及第三電晶體各自的柵極電壓從低電壓變為高電壓時，第一電晶體以及第三電晶體各自的導通電阻逐漸變小，第二電晶體的柵極以及源極被充電成第一電壓線以及第三電壓線的電壓所需時間變短。另一方面，在第一電晶體 第三電晶體為 P溝道型的情況下，第一電晶體以及第三電晶體各自的柵極電壓從高電壓變為低電壓時，第一電晶體以及第三電晶體各自的導通電阻逐漸變大，第二電晶體的柵極以及源極被充電成第一電壓線以及第三電壓線的電壓所需時間變長。並且，第一電晶體以及第三電晶體各自的柵極電壓從高電壓變為低電壓時，第一電晶體以及第三電晶體各自的導通電阻逐漸變小，第二電晶體的柵極以及源極被充電成第一電壓線以及第三電壓線的電壓所需時間變短。並且，在本發明的第三反相電路以及第三顯示裝置中，在控制元件中，第一端子電連接於輸入端子，第二端子電連接於輸出端子，且第三端子電連接於第二電晶體的柵極，在第一端子輸入有下降沿電壓或上升沿電壓時，第二端子的瞬變比第三端子的瞬變緩慢。從而，在第一電晶體 第三電晶體為η溝道型的情況下，在第一電晶體以及第三電晶體各自的柵極電壓從高電壓變為低電壓時，第二電晶體的柵極-源極之間的電壓大於第二電晶體的閾值電壓，第二電晶體導通，緊接著第一電晶體以及第三電晶體截止。這時， 輸出電壓變為第二電壓線側的電壓。並且，在第一電晶體以及第三電晶體各自的柵極電壓從低電壓變為高電壓時，第一電晶體以及第三電晶體導通，緊接著第二電晶體截止。這時， 輸出電壓變為第一電壓線側的電壓。另一方面，在第一電晶體 第三電晶體為P溝道型的情況下，在第一電晶體以及第三電晶體各自的柵極電壓從低電壓變為高電壓時，第二電晶體的柵極-源極之間的電壓大於第二電晶體的閾值電壓，第二電晶體導通，緊接著第一電晶體以及第三電晶體截止。這時，輸出電壓變為第二電壓線側的電壓。並且，在第一電晶體以及第三電晶體各自的柵極電壓從高電壓變為低電壓時，第一電晶體以及第三電晶體導通，緊接著第二電晶體截止。這時，輸出電壓變為第一電壓線側的電壓。本發明的第四反相電路包括互為同一溝道型的第一電晶體、第二電晶體、第三電晶體；輸入端子以及輸出端子；以及控制元件。該控制元件包括電連接於輸入端子的第一端子、電連接於輸出端子的第二端子以及電連接於第二電晶體的柵極的第三端子。在第一端子上輸入有下降沿電壓或上升沿電壓時，控制元件使第二端子的瞬變比第三端子的瞬變緩慢。其中，第一電晶體的柵極電連接於輸入端子，第一電晶體的漏極或源極電連接於第一電壓線，第一電晶體的漏極以及源極中的未連接於第一電壓線的端子電連接於輸出端子。 第二電晶體的漏極或源極電連接於第二電壓線，第二電晶體的漏極以及源極中的未連接於第二電壓線的端子電連接於輸出端子。第三電晶體的柵極電連接於輸入端子，第三電晶體的漏極或源極電連接於第三電壓線，第三電晶體的漏極以及源極中的未連接於第三電壓線的端子電連接於第二電晶體的柵極。本發明的第四顯示裝置包括具有行狀配置的多個掃描線、列狀配置的多個信號線以及矩陣狀配置的多個像素的顯示部，還包括驅動各像素的驅動部。驅動部具有按每個掃描線設置的多個反相電路，驅動部內的各反相電路包括與上述第四反相電路相同的構成要
ο在本發明的第四反相電路以及第四顯示裝置中，在第二電晶體的柵極與第三電壓線之間設有柵極連接於輸入端子的第三電晶體。並且，在第二電晶體的柵極與第一電壓線之間設有柵極連接於輸入端子的第一電晶體。從而，在第一電晶體 第三電晶體為η溝道型的情況下，在第一電晶體以及第三電晶體各自的柵極電壓從高電壓變為低電壓時，第一電晶體以及第三電晶體各自的導通電阻逐漸變大，第二電晶體的柵極以及源極被充電成第一電壓線以及第三電壓線的電壓所需時間變長。並且，在第一電晶體以及第三電晶體各自的柵極電壓從低電壓變為高電壓時， 第一電晶體以及第三電晶體各自的導通電阻逐漸變小，第二電晶體的柵極以及源極被充電成第一電壓線以及第三電壓線所需時間變短。另一方面，在第一電晶體 第三電晶體為P 溝道型的情況下，在第一電晶體以及第三電晶體各自的柵極電壓從低電壓變為高電壓時， 第一電晶體以及第三電晶體各自的導通電阻逐漸變大，第二電晶體的柵極以及源極被充電成第一電壓線以及第三電壓線的電壓所需時間變長。並且，在第一電晶體以及第三電晶體各自的柵極電壓從高電壓變為低電壓時，第一電晶體以及第三電晶體各自的導通電阻逐漸變小，第二電晶體的柵極以及源極被充電成第一電壓線以及第三電壓線的電壓所需時間變短。並且，在本發明的第四反相電路以及第四顯示裝置中，在控制元件中，第一端子電連接於輸入端子，第二端子電連接於輸出端子，並且第三端子電連接於第二電晶體的柵極， 第一端子輸入有下降沿電壓時，第二端子的瞬變比第三端子的瞬變緩慢。從而，在第一電晶體 第三電晶體為η溝道型的情況下，在第一電晶體以及第三電晶體各自的柵極電壓從高電壓變為低電壓時，第二電晶體的柵極-源極間的電壓大於第二電晶體的閾值電壓，第二電晶體導通，之後第一電晶體以及第三電晶體截止。這時，輸出電壓變為第二電壓線側的電壓。並且，在第一電晶體以及第三電晶體各自的柵極電壓從低電壓變為高電壓時，第一電晶體以及第三電晶體導通，之後第二電晶體截止。這時，輸出電壓變為第一電壓線側的電壓。另一方面，在第一電晶體 第三電晶體為P溝道型的情況下， 在第一電晶體以及第三電晶體各自的柵極電壓從低電壓變為高電壓時，第二電晶體的柵極-源極間的電壓大於第二電晶體的閾值電壓，第二電晶體導通，之後第一電晶體以及第三電晶體截止。這時，輸出電壓變為第二電壓線側的電壓。並且，在第一電晶體以及第三電晶體各自的柵極電壓從高電壓變為低電壓時，第一電晶體以及第三電晶體導通，之後第二電晶體截止。但是，在本發明的第一至第四反相電路以及第一至第四顯示裝置中，還可以設置延遲元件，其用於將輸入輸入端子的信號電壓的波形延遲的電壓輸入到第三電晶體的柵極。在這種情況下，想第三電晶體的柵極輸入比輸入第一電晶體的柵極的信號遲延的信號， 因此，在第一電晶體以及第三電晶體各自的柵極電壓從高電壓變為低電壓時或從低電壓變為高電壓時，可以縮短第二電晶體的柵極-源極間的電壓超過第二電晶體的閾值電壓的時間。本發明的第五反相電路包括互為同一溝道型的第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體；第一電容元件以及第二電容元件；以及輸入端子及輸出端子。其中，第一電晶體根據輸入端子的電壓(輸入電壓)與第一電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開輸出端子與第一電壓線之間的電連接。第二電晶體根據第五電晶體的源極或漏極即第一端子的電壓與輸出端子的電壓(輸出電壓)之間的電位差或與此相當的電位差，建立或斷開第二電壓線與輸出端子之間的電連接。第三電晶體根據輸入電壓與第三電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開第五電晶體的柵極與所述第三電壓線之間的電連接。第四電晶體根據輸入電壓與第四電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開第一端子與第四電壓線的電連接。第一電容元件以及第二電容元件串聯插入輸入端子與第五電晶體的柵極之間，第一電容元件和第二電容元件之間的電連接點電連接於第一端子。此外，第五電晶體根據第一電容元件的端子間的電壓或與其相當的電壓，建立或斷開第五電壓線與第一端子之間的電連接。本發明的第五顯示裝置包括具有行狀配置的多個掃描線、列狀配置的多個信號線以及矩陣狀配置的多個像素的顯示部，還包括驅動各像素的驅動部。驅動部具有按每個掃描線設置的多個反相電路，驅動部內的各反相電路包括與上述第五反相電路相同的構成要
ο在本發明的反相電路以及第五顯示裝置中，在第五電晶體的柵極與第三電壓線之間設有根據輸入電壓與第三電壓線的電壓之間的電位差進行導通截止動作的第三電晶體。並且，在第二電晶體的柵極與第四電壓線之間設有根據輸入電壓與第四電壓線的電壓的電位差進行導通截止動作的第四電晶體。並且，在第二電晶體的源極與第一電壓線之間設有根據輸入電壓與第一電壓線的電壓之間的電位差進行導通截止動作的第一電晶體。從而，例如在第三電晶體、第四電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第三電晶體、第四電晶體以及第一電晶體各自的導通電阻逐漸變大，第五電晶體以及第二電晶體的柵極以及源極被充電成第三電壓線、第四電壓線以及第一電壓線的電壓所需時間變長。並且，例如在第三電晶體、第四電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第三電晶體、第四電晶體以及第一電晶體各自的導通電阻逐漸變小，第五電晶體以及第二電晶體的柵極以及源極被充電成第三電壓線、第四電壓線以及第一電壓線的電壓所需時間變短。並且，在本發明中，在輸入端子與第五電晶體的柵極之間插入有相互串聯連接的第一電容元件以及第二電容元件。並且，第五電晶體的源極電連接於第一電容元件和第二電容元件之間。從而，在第五電晶體的源極並聯連接第一電容元件和第二電容元件，在第五電晶體的柵極串聯連接第一電容元件和第二電容元件，因此，第五電晶體的源極的瞬變比第五電晶體的柵極的瞬變緩慢。其結果，例如在第三電晶體、第四電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第五電晶體的柵極-源極之間的電壓大於第五電晶體的閾值電壓，第五電晶體導通，之後第四電晶體截止。這時，第二電晶體導通，同時第一電晶體截止，因此，輸出電壓變為第二電壓線側的電壓。並且，例如在第四電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第四電晶體以及第一電晶體導通，之後第五電晶體截止。 這時，第二電晶體截止，同時第一電晶體導通，因此輸出電壓變為第一電壓線側的電壓。本發明的第六反相電路包括互為同一溝道型的第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體；第一電容元件以及第二電容元件；以及、輸入端子以及輸出端子。其中，第一電晶體的柵極電連接於輸入端子，第一電晶體的漏極或源極電連接於第一電壓線，第一電晶體的漏極或源極中的未連接於第一電壓線的端子電連接於輸出端子。 第二電晶體的漏極或源極電連接於第二電壓線，第二電晶體的漏極以及源極中的未連接於第二電壓線的端子電連接於輸出端子。第三電晶體的柵極電連接於輸入端子，第三電晶體的漏極或源極電連接於第三電壓線，第三電晶體的漏極或源極中的未連接於第三電壓線的端子電連接於第五電晶體的柵極。第四電晶體的柵極電連接於輸入端子，第四電晶體的漏極或源極電連接於第四電壓線，第四電晶體的漏極以及源極中的未連接於第四電壓線的端子電連接於第二電晶體的柵極。第五電晶體的漏極或源極電連接於第五電壓線，第五電晶體的漏極以及源極中的未連接於第五電壓線的端子電連接於第二電晶體的柵極。第一電容元件以及第二電容元件串聯插入輸入端子與第五電晶體的柵極之間，第一電容元件和第二電容元件的電連接點電連接於第一端子。本發明的第六顯示裝置包括具有行狀配置的多個掃描線、列狀配置的多個信號線以及矩陣狀配置的多個像素的顯示部，還包括驅動各像素的驅動部。驅動部具有按每個掃描線設置的多個反相電路，驅動部內的各反相電路包括與上述第六反相電路相同的構成要
ο在本發明的第六反相電路以及第六顯示裝置中，在第五電晶體的柵極與第三電壓線之間設有柵極連接於輸入端子的第三電晶體。並且，在第二電晶體的柵極與第四電壓線之間設有柵極連接於輸入端子的第四電晶體。並且，在第二電晶體的源極與第一電壓線之間設有柵極連接於輸入端子的第一電晶體。從而，例如在第三電晶體、第四電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第三電晶體、第四電晶體以及第一電晶體各自的導通電阻逐漸變大，第五電晶體以及第二電晶體的柵極以及源極被充電成第三電壓線、 第四電壓線以及第一電壓線的電壓所需時間變長。並且，例如在第三電晶體、第四電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第三電晶體、第四電晶體以及第一電晶體各自的導通電阻逐漸變小，第五電晶體以及第二電晶體的柵極以及源極被充電成第三電壓線、第四電壓線以及第一電壓線的電壓所需時間變短。並且，在本發明中，在輸入端子與第五電晶體的柵極之間插入有相互串聯連接的第一電容元件以及第二電容元件。並且， 第五電晶體的源極電連接於第一電容元件和第二電容元件之間。從而第五電晶體的源極並聯連接有第一電容元件以及第二電容元件，第五電晶體的柵極串聯連接有第一電容元件以及第二電容元件，因此，第五電晶體的源極的瞬變比第五電晶體的柵極的瞬變緩慢。其結果，例如在第三電晶體、第四電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第五電晶體的柵極-源極之間的電壓大於第五電晶體的閾值電壓，第五電晶體導通，之後第四電晶體截止。這時，第二電晶體導通，同時第一電晶體截止，因此輸出電壓變為第二電壓線側的電壓。並且，例如在第四電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時， 第四電晶體以及第一電晶體導通，之後第五電晶體截止。這時，第二電晶體截止，同時第一電晶體導通，因此輸出電壓變為第一電壓線側的電壓。本發明的第七反相電路包括互為同一溝道型的第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體；第一電容元件、第二電容元件以及第三電容元件；以及輸入端子及輸出端子。其中，第一電晶體根據輸入端子的電壓(輸入電壓)與第一電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開輸出端子與第一電壓線之間的電連接。第二電晶體根據該第二電晶體的柵極的電壓與輸出端子的電壓 (輸出電壓)之間的電位差或與此相當的電位差，建立或斷開第二電壓線與輸出端子之間的電連接。第三電晶體根據輸入電壓與第三電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開第五電晶體的柵極與第三電壓線之間的電連接。第四電晶體根據輸入電壓與第四電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開第五電晶體的源極或漏極即第一端子與第四電壓線之間的電連接。第一電容元件以及第二電容元件串聯插入輸入端子與第五電晶體的柵極之間，第一電容元件和第二電容元件之間的電連接點電連接於第一端子。第五電晶體根據第一電容元件的端子間的電壓或與其相當的電壓，建立或斷開第五電壓線與第一端子之間的電連接。第六電晶體根據輸入電壓與第六電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開第二電晶體的柵極與第六電壓線之間的電連接。第七電晶體根據第五電晶體的柵極電壓或與其相當的電壓，建立或斷開第一端子與第二電晶體的柵極的電連接。本發明的第七顯示裝置包括具有行狀配置的多個掃描線、列狀配置的多個信號線以及矩陣狀配置的多個像素的顯示部，還包括驅動各像素的驅動部。驅動部具有按每個掃描線設置的多個反相電路，驅動部內的各反相電路包括與上述第七反相電路相同的構成要
ο在本發明的第七反相電路以及第七顯示裝置中，在第五電晶體的柵極與第三電壓線之間設有根據輸入電壓與第三電壓線的電壓之間的電位差進行導通截止動作的第三電晶體。並且，在第五電晶體的源極與第四電壓線之間設有根據輸入電壓與第四電壓線的電壓之間的電位差進行導通截止動作的第四電晶體。並且，第二電晶體的柵極與第六電晶體之間設有根據輸入電壓與第六電壓線的電壓的電位差進行導通截止動作的第六電晶體。並且，在第二電晶體的源極與第一電壓線之間設有根據輸入電壓與第一電壓線的電壓之間的電位差進行導通截止動作的第一電晶體。從而，例如在第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的導通電阻逐漸變大，第五電晶體以及第二電晶體的柵極以及源極被充電成第三電壓線、第四電壓線、第六電壓線以及第一電壓線的電壓所需時間較長。並且，例如在第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的導通電阻逐漸變小，第五電晶體以及第二電晶體的柵極以及源極被充電成第三電壓線、第四電壓線、第六電壓線以及第一電壓線的電壓所需時間變短。並且，在本發明中，輸入端子與第五電晶體的柵極之間插入有相互串聯連接的第一電容元件以及第二電容元件。並且，第五電晶體的第一端子電連接於第一電容元件與第二電容元件之間。從而第五電晶體的源極上並聯連接有第一電容元件以及第二電容元件，在第五電晶體的柵極串聯連接有第一電容元件以及第二電容元件，因此第五電晶體的源極的瞬變比第五電晶體的柵極的瞬變緩慢。其結果，例如在第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時， 第五電晶體的柵極-源極間的電壓大於第五電晶體的閾值電壓，第五電晶體導通，之後第四電晶體以及第六電晶體截止。這時，第二電晶體導通，同時第一電晶體截止，因此，輸出電壓變為第二電壓線側的電壓。並且，例如在第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第三電晶體、第四電晶體、第六電晶體以及第一電晶體導通，之後第五電晶體截止。這時，第二電晶體截止，同時第一電晶體導通，因此輸出電壓變為第一電壓線側的電壓。本發明的第八反相電路包括互為同一溝道型的第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體；輸入端子以及輸出端子；以及控制元件。控制元件包括電連接於輸入端子的第二端子、電連接於第五電晶體的源極或漏極即第一端子的第三端子、 以及電連接於第五電晶體的柵極的第四端子。在第二端子輸入下降沿電壓或上升沿電壓時，控制元件使第三端子的瞬變比第四端子的瞬變緩慢。第一電晶體根據輸入端子的電壓 (輸入電壓)與第一電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開輸出端子與第一電壓線之間的電連接。第二電晶體根據第一端子的電壓與輸出端子的電壓(輸出電壓)之間的電位差或與此相當的電位差，建立或斷開第二電壓線與輸出端子的電連接。第三電晶體根據輸入電壓與第三電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開第五電晶體的柵極與第三電壓線的電連接。第四電晶體根據輸入電壓與第四電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開第一端子與第四電壓線之間的電連接。第五電晶體根據第四端子與第三端子的端子間的電壓或與其相當的電壓，建立或斷開第五電壓線與第一端子的電連接。本發明的第八顯示裝置包括具有行狀配置的多個掃描線、列狀配置的多個信號線以及矩陣狀配置的多個像素的顯示部，還包括驅動各像素的驅動部。驅動部具有按每個掃描線設置的多個反相電路，驅動部內的各反相電路包括與上述第八反相電路相同的構成要素。在本發明的第八反相電路以及第八顯示裝置中，在第五電晶體的柵極與第三電壓線之間設有根據輸入電壓與第三電壓線的電壓之間的電位差進行導通截止動作的第三電晶體。並且，第二電晶體的柵極與第四電壓線之間設有根據輸入電壓與第四電壓線的電壓之間的電位差進行導通截止動作的第四電晶體。並且，第二電晶體的源極與第一電壓線之間設有根據輸入電壓與第一電壓線的電壓之間的電位差進行導通截止動作的第一電晶體。由此，在第一電晶體 第五電晶體為η溝道型的情況下，第三電晶體、第四電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第三電晶體、第四電晶體以及第一電晶體各自的導通電阻逐漸變大，第五電晶體以及第二電晶體的柵極以及源極被充電成第三電壓線、第四電壓線以及第一電壓線的電壓所需時間變長。並且，第三電晶體、第四電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第三電晶體、第四電晶體以及第一電晶體各自的導通電阻逐漸變小，第五電晶體以及第二電晶體的柵極以及源極被充電成第三電壓線、第四電壓線以及第一電壓線的電壓所需時間變短。另一方面，在第一電晶體 第五電晶體為P溝道型的情況下，第三電晶體、第四電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第三電晶體、第四電晶體以及第一電晶體各自的導通電阻逐漸變大，第五電晶體以及第二電晶體的柵極以及源極被充電成三電壓線、第四電壓線以及第一電壓線的電壓所需時間變長。並且，在第三電晶體、第四電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第三電晶體、第四電晶體以及第一電晶體各自的導通電阻逐漸變小，第五電晶體以及第二電晶體的柵極以及源極被充電成第三電壓線、第四電壓線以及第一電壓線的電壓所需時間變短。並且，在本發明的第八反相電路以及第八顯示裝置中，在向電連接於輸入端子的第二端子輸入下降沿電壓或上升沿電壓時，電連接於第五電晶體的源極的第三端子的瞬變比電連接於第五電晶體的柵極的第四端子的瞬變緩慢。結果，在第一電晶體 第五電晶體為η溝道型的情況下，第三電晶體、第四電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第五電晶體的柵極-源極之間的電壓大於第五電晶體的閾值電壓，第五電晶體導通，之後第四電晶體截止。這時，第二電晶體導通，同時第一電晶體截止，因此，輸出電壓變為第二電壓線側的電壓。並且，第四電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第四電晶體以及第一電晶體導通，之後第五電晶體截止。這時，第二電晶體截止，同時第一電晶體導通，因此，輸出電壓變為第一電壓線側的電壓。另一方面，在第一電晶體 第五電晶體為P溝道型的情況下，第三電晶體、 第四電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第五電晶體的柵極-源極之間的電壓大於第五電晶體的閾值電壓，第五電晶體導通，之後第四電晶體截止。這時，第二電晶體導通，同時第一電晶體截止，因此，輸出電壓變為第二電壓線側的電壓。並且，第四電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第四電晶體以及第一電晶體導通，之後第五電晶體截止。這時，第二電晶體截止，同時第一電晶體導通，因此，輸出電壓變為第一電壓線側的電壓。本發明的第九反相電路包括互為同一溝道型的第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體；輸入端子以及輸出端子；以及控制元件。控制元件包括電連接於輸入端子的第二端子、電連接於第五電晶體的源極或漏極即第一端子的第三端子、以及電連接於第五電晶體的柵極的第四端子。在第二端子輸入下降沿電壓或上升沿電壓時，控制元件使第三端子的瞬變比第四端子的瞬變緩慢。第一電晶體根據輸入端子的電壓(輸入電壓)與第一電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開輸出端子與第一電壓線的電連接。第二電晶體根據該第二電晶體的柵極電壓與輸出端子的電壓(輸出電壓)之間的電位差或與此相當的電位差，建立或斷開第二電壓線與輸出端子的電連接。第三電晶體根據輸入電壓與第三電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開第五電晶體的柵極與第三電壓線之間的電連接。第四電晶體根據輸入電壓與第四電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開第一端子與第四電壓線之間的電連接。第五電晶體根據第四端子與第三端子的端子間的電壓或與其相當的電壓，建立或斷開第五電壓線與第一端子之間的電連接。第六電晶體根據輸入電壓與第六電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開第二電晶體的柵極與第六電壓線之間的電連接。第七電晶體根據第五電晶體的柵極電壓或與其相當的電壓，建立或斷開第一端子與第二電晶體的柵極之間的電連接。本發明的第九顯示裝置包括具有行狀配置的多個掃描線、列狀配置的多個信號線以及矩陣狀配置的多個像素的顯示部，還包括驅動各像素的驅動部。驅動部具有按每個掃描線設置的多個反相電路，驅動部內的各反相電路包括與上述第九反相電路相同的構成要
ο在本發明的第九反相電路以及第九顯示裝置中，在第五電晶體的柵極與第三電壓線之間設有根據輸入電壓與第三電壓線的電壓之間的電位差進行導通截止動作的第三電晶體。並且，在第五電晶體的源極與第四電壓線之間設有根據輸入電壓與第四電壓線的電壓之間的電位差進行導通截止動作的第四電晶體。並且，在第二電晶體的柵極與第六電壓線之間設有根據輸入電壓與第六電壓線的電壓之間的電位差進行導通截止動作的第六電晶體。而且，在第二電晶體的源極與第一電壓線之間設有根據輸入電壓與第一電壓線的電壓之間的電位差進行導通截止動作的第一電晶體。從而，在第一電晶體 第七電晶體為η溝道型的情況下，在第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的導通電阻逐漸變大，第五電晶體以及第二電晶體的柵極以及源極被充電成第三電壓線、第四電壓線、第六電壓線以及第一電壓線的電壓所需時間變長。並且，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的導通電阻逐漸變小，第五電晶體以及第二電晶體的柵極以及源極被充電成第三電壓線、第四電壓線、第
18六電壓線以及第一電壓線的電壓所需時間變短。另一方面，在第一電晶體 第七電晶體為P 溝道型的情況下，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的導通電阻逐漸變大，第五電晶體以及第二電晶體的柵極以及源極被充電成第三電壓線、第四電壓線、第六電壓線以及第一電壓線的電壓所需時間變長。並且，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的導通電阻逐漸變小，第五電晶體以及第二電晶體的柵極以及源極被充電成第三電壓線、第四電壓線、第六電壓線以及第一電壓線的電壓所需時間變短。並且，在本發明的第九反相電路以及第九顯示裝置中，向電連接於輸入端子的第二端子輸入下降沿電壓或上升沿電壓時，電連接於第五電晶體的原價的第三端子的瞬變比電連接於第五電晶體的柵極的第四端子的瞬變緩慢。其結果，在第一電晶體 第七電晶體為η溝道型的情況下，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第五電晶體的柵極-源極之間的電壓大於第五電晶體的閾值電壓，第五電晶體導通，之後第四電晶體以及第六電晶體截止。這時，第二電晶體導通，同時第一電晶體截止，因此輸出電壓變為第二電壓線側的電壓。並且，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第三電晶體、第四電晶體、第六電晶體以及第一電晶體導通，之後第五電晶體截止。這時，第二電晶體截止，同時第一電晶體導通，因此輸出電壓變為第一電壓線側的電壓。另一方面，在第一電晶體 第七電晶體為P溝道型的情況下，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第五電晶體的柵極-源極之間的電壓大於第五電晶體的閾值電壓，第五電晶體導通，之後第四電晶體以及第六電晶體截止。這時，第二電晶體導通，同時第一電晶體截止，因此，輸出電壓變為第二電壓線側的電壓。並且，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第三電晶體、第四電晶體、第六電晶體以及第一電晶體導通，之後第五電晶體截止。這時，第二電晶體截止，同時第一電晶體導通，因此輸出電壓變為第一電壓線側的電壓。此外，在本發明的第五至第九反相電路以及第五至第九顯示裝置中，還可以包括延遲元件，用於向第三電晶體的柵極輸入將輸入到輸入端子的信號電壓的波形延遲的電壓。在這種情況下，向第三電晶體的柵極輸入比輸入到第一電晶體以及第四電晶體的柵極的信號遲延的信號。其結果，可以縮短第一電晶體、第三電晶體以及第四電晶體各自的柵極從高電壓變為低電壓時、或者從低電壓變為高電壓時，第五電晶體的柵極-源極之間的電壓超過第五電晶體的閾值電壓的時間。本發明的第十反相電路包括互為同一溝道型的第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體。該反相電路還包括第一電容元件、第二電容元件、第三電容元；以及輸入端子及輸出端子。其中，第一電晶體根據輸入端子的電壓(輸入電壓)與第一電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開輸出端子與第一電壓線之間的電連接。第二電晶體根據該第二電晶體的柵極電壓與輸出端子的電壓之間的電位差或與此相當的電位差，建立或斷開第二電壓線與輸出端子的電連接。第三電晶體根據輸入端子的電壓與第三電壓線的電壓的電位差或與此相當的電位差，建立或斷開第五電晶體的柵極與第三電壓線的電連接。第四電晶體根據輸入端子的電壓與第四電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開第五電晶體的源極或柵極即第一端子與第四電壓線的電連接。第一電容元件以及第二電容元件串聯插入在輸入端子與第五電晶體的柵極之間，第一電容元件和第二電容元件的電連接點電連接於第一端子。第三電容元件被插入在第二電晶體的柵極與輸出端子之間。第五電晶體根據第一電容元件的端子之間的電壓或與其相當的電壓，建立或斷開第五電壓線與第一端子之間的電連接。第六電晶體根據輸入端子的電壓與第六電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開第二電晶體的柵極與第六電壓線的電連接。第七電晶體根據第一端子的電壓與第二電晶體的柵極電壓之間的電位差或與此相當的電位差，建立或斷開第七電壓線與第二電晶體的柵極之間的電連接。本發明的第十顯示裝置包括具有行狀配置的多個掃描線、列狀配置的多個信號線以及矩陣狀配置的多個像素的顯示部，還包括驅動各像素的驅動部。驅動部具有為每個掃描線設置的多個反相電路，驅動部內的各反相電路包括與上述第十反相電路相同的構成要素。在本發明的第十反相電路以及第十顯示裝置中，在第五電晶體的柵極與第三電壓線之間設有根據輸入電壓與第三電壓線之間的電位差進行導通截止動作的第三電晶體。在第七電晶體的柵極與第四電壓線之間設有根據輸入電壓與第四電壓線的電壓的電位差進行導通截止動作的第四電晶體。在第二電晶體的柵極與第六電壓線之間設有根據輸入電壓與第六電壓線的電壓之間的電位差進行導通截止動作的第六電晶體。在第二電晶體的源極與第一電壓線之間設有根據輸入電壓與第一電壓線的電壓之間的電位差進行導通截止動作的第一電晶體。由此，例如在第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的導通電阻逐漸變大，第五電晶體、第七電晶體以及第二電晶體的柵極及源極被充電成各電壓線的電壓所需時間變長。並且，例如在第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的導通電阻逐漸變小，第五電晶體、第七電晶體以及第二電晶體的柵極以及源極被充電為各自的電壓線的電壓所需時間變短。並且，在本發明中，在輸入端子與第五電晶體的柵極之間插入有相互串聯連接的第一電容元件以及第二電容元件。並且，第五電晶體的源極電連接於第一電容元件和第二電容元件之間。由此，第一電容元件以及第二電容元件並聯連接於第五電晶體的源極，第一電容元件以及第二電容元件串聯連接於第五電晶體的柵極，因此第五電晶體的源極的瞬變比第五電晶體的柵極的瞬變緩慢。從而，例如在第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第五電晶體的柵極-源極之間的電壓大於第五電晶體的閾值電壓，第五電晶體導通，之後第三電晶體截止。這時，第七電晶體導通，同時第四電晶體截止，第二電晶體導通，同時第六電晶體截止，然後第七電晶體截止。結果，輸出電壓變為第二電壓線側的電壓。並且，例如在第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第三電晶體、第四電晶體、第六電晶體導通，之後第五電晶體截止。這時，第二電晶體截止，同時第一電晶體導通，因此輸出電壓變為第一電壓線側的電壓。本發明的第十一反相電路包括互為同一溝道型的第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體。該反相電路還包括第一電容元件、第二電容元件、第三電容元；以及輸入端子及輸出端子。其中，第一電晶體的柵極電連接於輸入端子，第一電晶體的漏極或源極電連接於第一電壓線，第一電晶體的漏極以及源極中的未連接於第一電壓線的端子電連接於輸出端子。第二電晶體的漏極或源極電連接於第二電壓線，第二電晶體的漏極以及源極中的未連接於第二電壓線的端子電連接於輸出端子。第三電晶體的柵極電連接於輸入端子，第三電晶體的漏極或源極電連接於第三電壓線， 第三電晶體的漏極以及源極中的未連接於第三電壓線的端子電連接於第五電晶體的柵極。 第四電晶體的柵極電連接於輸入端子，第四電晶體的漏極或源極電連接於第四電壓線，第四電晶體的漏極以及源極中的未連接於第四電壓線的端子電連接於第七電晶體的柵極。第五電晶體的漏極以及源極電連接於第五電壓線，第五電晶體的漏極以及源極中的未連接於第五電壓線的端子電連接於第七電晶體的柵極。第六電晶體的柵極電連接於輸入端子，第六電晶體的漏極或源極電連接於第六電壓線，第六電晶體的漏極以及源極中的未連接於第六電壓線的端子電連接於第二電晶體的柵極。第七電晶體的漏極或源極電連接於第七電壓線，第七電晶體的漏極以及源極中的未連接於第七電壓線的端子電連接於第二電晶體的柵極。第一電容元件以及第二電容元件串聯插入在輸入端子與第五電晶體的柵極之間。第一電容元件和第二電容元件之間的電連接點電連接於第七電晶體的柵極。第三電容元件插入在第二電晶體的柵極與輸出端子之間。本發明的第十一顯示裝置包括具有行狀配置的多個掃描線、列狀配置的多個信號線以及矩陣狀配置的多個像素的顯示部，還包括驅動各像素的驅動部。驅動部具有按每個掃描線設置的多個反相電路，驅動部內的各反相電路包括與上述第十一反相電路相同的構成要素。在本發明的第十一反相電路以及第十一顯示裝置中，在第五電晶體的柵極與第三電壓線之間設有柵極連接於輸入端子的第三電晶體。在第七電晶體的柵極與第四電壓線之間設有柵極連接於輸入端子的第四電晶體。在第二電晶體的柵極與第六電壓線之間設有柵極連接於輸入端子的第六電晶體。在第二電晶體的源極與第一電壓線之間設有源極連接於輸入端子的第一電晶體。從而，例如在第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的導通電阻逐漸變大，第五電晶體、第七電晶體以及第二電晶體的柵極以及源極被充電成各電壓線的電壓所需時間變長。並且，例如在第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的導通電阻逐漸變小，第五電晶體、第七電晶體以及第二電晶體的柵極以及源極被充電成各電壓線的電壓所需時間變短。並且在本發明中，在輸入端子與第五電晶體的柵極之間插入有相互串聯連接的第一電容元件以及第二電容元件。並且，第五電晶體的源極電連接於第一電容元件和第二電容元件之間。從而，第一電容元件以及第二電容元件並聯連接於第五電晶體的源極，第一電容元件以及第二電容元件串聯連接於第五電晶體的柵極，因此第五電晶體的源極的瞬變比第五電晶體的柵極的瞬變緩慢。從而，例如在第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第五電晶體的柵極-源極之間的電壓大於第五電晶體的閾值電壓，第五電晶體導通，之後第三電晶體截止。這時，第七電晶體導通，同時第四電晶體截止，第二電晶體導通，同時第六電晶體截止，然後第七電晶體截止。結果，輸出電壓變為第二電壓線側的電壓。並且，例如在第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第三電晶體、第四電晶體、第六電晶體導通，之後第五電晶體截止。這時，第二電晶體截止，同時第一電晶體導通，因此，輸出電壓變為第一電壓線側的電壓。本發明的第十二反相電路包括互為同一溝道型的第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體。該反相電路還包括輸入端子以及輸出端子；以及控制元件。控制元件包括電連接於輸入端子的第二端子、電連接於作為第七電晶體的柵極的第三端子、以及電連接於第五電晶體的柵極的第四端子。在向第二端子輸入下降沿電壓或上升沿電壓時，控制元件使第三端子的瞬變比第四端子的瞬變緩慢。第一電晶體根據輸入端子的電壓與第一電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開輸出端子與第一電壓線的電連接。第二電晶體根據該第二電晶體的柵極電壓與輸出端子的電壓之間的電位差或與此相當的電位差，建立或斷開第二電壓線與輸出端子的電連接。第三電晶體根據輸入端子的電壓與第三電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開第五電晶體的柵極與第三電壓線之間的電連接。第四電晶體根據輸入端子的電壓與第四電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開第五電晶體的源極或柵極即第一端子與第四電壓線之間的電連接。第五電晶體根據第四端子與第三端子之間的端子間電壓或與其相當的電壓，建立或斷開第五電壓線與第一端子之間的電連接。第六電晶體根據輸入端子的電壓與第六電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開第二電晶體的柵極與第六電壓線之間的電連接。第七電晶體根據第一端子的電壓與第二電晶體的柵極的電壓之間的電位差或與此相當的電位差，建立或斷開第七電壓線與第二電晶體的柵極之間之間的電連接。本發明的第十二顯示裝置包括具有行狀配置的多個掃描線、列狀配置的多個信號線以及矩陣狀配置的多個像素的顯示部，還包括驅動各像素的驅動部。驅動部具有為每個掃描線設置的多個反相電路，驅動部內的各反相電路包括與上述第十二反相電路相同的構成要素。在本發明的第十二反相電路以及第十二顯示裝置中，在第五電晶體的柵極與第三電壓線之間設有根據輸入電壓與第三電壓線的電壓之間的電位差進行導通截止動作的第三電晶體。在第七電晶體的柵極與第四電壓線之間設有根據輸入電壓與第四電壓線的電壓之間的電位差進行導通截止動作的第四電晶體。在第二電晶體的柵極與第六電壓線之間設有輸入電壓與第六電壓線的電壓之間的電位差進行導通截止動作的第六電晶體。在第二電晶體的源極與第一電壓線之間設有根據輸入電壓與第一電壓線的電壓之間的電位差進行導通截止動作的第一電晶體。從而，在第一電晶體 第七電晶體為η溝道型的情況下，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的導通電阻逐漸變大，第五電晶體、第七電晶體以及第二電晶體的柵極及源極被充電成各電壓線的電壓所需時間變長。並且，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的導通電阻逐漸變小，第五電晶體、第七電晶體以及第二電晶體的柵極以及源極被充電成各電壓線的電壓所需時間變短。另一方面，在第一電晶體 第七電晶體為P溝道型的情況下，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的導通電阻逐漸變大，第五電晶體、第七電晶體以及第二電晶體的柵極以及源極被充電成各電壓線的電壓所需時間變長。並且，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的導通電阻逐漸變小，第五電晶體、第七電晶體以及第二電晶體的柵極以及源極被充電成各電壓線的電壓所需時間變短。並且，在本發明的第十二反相電路以及第十二顯示裝置中，在向電連接於輸入端子的第二端子輸入下降沿電壓時，電連接於第五電晶體的源極的第三端子的瞬變比電連接於第五電晶體的第四端子的瞬變緩慢。從而，在第一電晶體 第七電晶體為η溝道型的情況下，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第五電晶體的柵極-源極之間的電壓大於第五電晶體的閾值電壓，第五電晶體導通，之後第三電晶體截止。 這時，第七電晶體導通，同時第四電晶體截止，第二電晶體導通，同時第六電晶體截止，然後第七電晶體截止。結果，輸出電壓變為第二電壓線側的電壓。並且第三電晶體、第四電晶體、 第六電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第三電晶體、第四電晶體、 第六電晶體導通，然後第五電晶體截止。這時，第二電晶體截止，同時第一電晶體導通，因此輸出電壓變為第一電壓線側的電壓。另一方面，在第一電晶體 第七電晶體為P溝道型的情況下，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從低電壓變為高電壓時，第五電晶體的柵極-源極之間的電壓大於第五電晶體的閾值電壓，第五電晶體導通，之後第三電晶體截止。這時，第七電晶體導通，同時第四電晶體截止，第二電晶體導通， 同時第六電晶體截止，然後第七電晶體截止。其結果，輸出電壓變為第二電壓線側的電壓。 並且，第三電晶體、第四電晶體、第六電晶體以及第一電晶體各自的柵極從高電壓變為低電壓時，第三電晶體、第四電晶體、第六電晶體導通，之後第五電晶體截止。這時，第二電晶體截止，同時第一電晶體導通，因此輸出電壓變為第一電壓線側的電壓。此外，在本發明的第十至第十二反相電路以及第十至第十二顯示裝置中，還可以設置延遲元件，用於向第三電晶體的柵極輸入將輸入到輸入端子的信號電壓的電壓波形延遲的電壓。在這種情況下，向第三電晶體的柵極輸入比輸入第一電晶體的柵極的信號遲延的信號，因此可以縮短在第一電晶體以及第三電晶體各自的柵極從高電壓變為低電壓時或從低電壓變為高電壓時第五電晶體的柵極和第一端子間的電壓超過第五電晶體的閾值電壓的時間。發明效果根據本發明的第一至第四反相電路以及第一至第四顯示裝置，幾乎不存在第一電晶體和第二電晶體同時導通的期間，因此幾乎不存在通過第一電晶體以及第二電晶體流過電壓線之間的電流(貫通電流)。從而可以抑制功耗。並且，第一電晶體以及第三電晶體各自的柵極電壓從高電壓變為低電壓時，輸出電壓變為第二電壓線側的電壓或第一電壓線側的電壓，第一電晶體以及第三電晶體各自的柵極電壓從低電壓變為高電壓時，輸出電壓變為與上述相反側的電壓，因此，可以消除輸出電壓的差異。其結果，例如可以降低像素電路內的驅動電晶體的閾值校正或遷移率校正的各像素電路的差異，還可以降低每個像素的亮度的差異。並且，在本發明的第一至第四反相電路以及第一至第四顯示裝置中，在將輸入到輸入端子的信號電壓的電壓波形延遲的電壓輸入到第三電晶體的柵極的情況下，可以縮短在第一電晶體以及第三電晶體各自的柵極電壓從高電壓變為低電壓時或從低電壓變為高電壓時第二電晶體的柵極-源極之間的電壓超過第二電晶體的閾值電壓的時間。從而能夠實現電路動作的高速化。根據本發明的第五至第九反相電路以及第五至第九顯示裝置，幾乎不存在第一電晶體和第二電晶體同時導通或第四電晶體和第五電晶體同時導通的期間。從而，僅僅存在少許的通過這些電晶體流過電壓線彼此間的電流(貫通電流)，因此能夠抑制功耗。並且，第一電晶體的柵極從高電壓變為低電壓時輸出電壓變為第二電壓下側的電壓或第一電壓線側的電壓，第一電晶體的柵極從低電壓變為高電壓時輸出電壓變為與上述相反側的電壓。由此，能夠減少輸出電壓的波高值從期望值偏離。其結果，例如能夠降低像素電路內的驅動電晶體的閾值校正或遷移率校正的差異，並且能夠降低各像素的亮度差異。並且，在本發明的第五至第九反相電路以及第五至第九顯示裝置中，在將輸入到輸入端子的信號電壓的波形延遲的電壓輸入到第三電晶體的柵極的情況下，能夠縮短第一電晶體的柵極從高電壓變為低電壓時或從低電壓變為高電壓時第五電晶體的柵極-源極間的電壓超過第五電晶體的閾值電壓的時間。從而能夠實現電路動作的高速化。根據本發明的第十至第十二反相電路以及第十至第十二顯示裝置，幾乎不存在第一電晶體和第二電晶體同時導通的期間。從而僅僅存在少許的通過第一電晶體以及第二電晶體流過電壓線彼此間的電流(貫通電流)，因此能夠抑制功耗。並且，第一電晶體的柵極從高電壓變為低電壓時輸出電壓變為第二電壓線側的電壓或第一電壓線側的電壓，第一電晶體的柵極從低電壓變為高電壓時輸出電壓變為與上述相反側的電壓。從而，能夠減少輸出電壓的波高值從期望值偏離。其結果，例如能夠降低像素電路內的驅動電晶體的閾值校正或遷移率校正差異，並且能夠降低各像素的亮度差異。並且，在本發明中，第一電容元件以及第二電容元件並沒有串聯連接於輸出端子， 因此輸入第五電晶體的柵極以及源極的耦合量不會受輸出端的寄生電容的影響。從而能夠使第五電晶體的柵極-第一端子之間的電壓變大，因此能夠實現反相電路的高速化。並且， 在本發明中，能夠在低電壓側和高電壓側公用一根電壓線。因此，在這種情況下，無需提高反相電路的耐壓。並且，在本發明中，將輸入到輸入端子的信號電壓的波形延遲的電壓輸入到第三電晶體的柵極時，能夠縮短第一電晶體、第三電晶體、第四電晶體以及第六電晶體各自的柵極從高電壓變為低電壓時或從低電壓變為高電壓時第五電晶體的柵極和第四端子間的電壓超過第五電晶體的閾值電壓的時間。從而能夠實現電路動作的高速化。


圖1是表示本發明的第一實施方式涉及的反相電路例的電路圖。圖2是表示圖1所示的反相電路的輸入輸出信號波形的一例波形圖。圖3是表示圖1所示的反相電路的動作的一例的波形圖。圖4是用於說明圖1所示的反相電路的動作的一例的電路圖。
圖5是用於說明圖4之後動作的一例的電路圖。圖6是用於說明圖5之後動作的一例的電路圖。圖7是用於說明圖6之後動作的一例的電路圖。圖8是用於說明圖7之後動作的一例的電路圖。圖9是表示本發明的第二實施方式涉及的反相電路的一例的電路圖。圖IOA至圖IOD是表示圖9所示的延遲元件的變化的電路圖。圖11是表示圖9所示的反相電路的動作的一例的波形圖。圖12是表示圖9所示的延遲元件的輸入輸出信號波形的一例波形圖。圖13是用於說明圖9所示的反相電路的動作的一例的電路圖。圖14是表示圖9所示的反相電路的一變形例的電路圖。圖15是表示圖14所示的反相電路的動作的一例的波形圖。圖16是表示圖9所示的反相電路的另一變形例的電路圖。圖17是表示圖14所示的反相電路的其他變形例的電路圖。圖18是本發明的第三實施方式涉及的反相電路的一例的電路圖。圖19是表示圖18所示的反相電路的輸入輸出信號波形的一例波形圖。圖20是表示圖18所示的反相電路的動作的一例的波形圖。圖21是用於說明圖18所示的反相電路的動作的一例的電路圖。圖22是用於說明圖21之後動作的一例的電路圖。圖23是用於說明圖22之後動作的一例的電路圖。圖M是用於說明圖23之後動作的一例的電路圖。圖25是用於說明圖M之後動作的一例的電路圖。圖沈是用於說明圖25之後動作的一例的電路圖。圖27是表示本發明的第四實施方式涉及的反相電路的一例電路圖。圖觀是表示圖27所示的反相電路的動作的一例的波形圖。圖四是用於說明圖27所示的反相電路的動作的一例的電路圖。圖30是用於說明圖四之後動作的一例的電路圖。圖31是用於說明圖30之後動作的一例的電路圖。圖32是用於說明圖31之後動作的一例的電路圖。圖33是用於說明圖32之後動作的一例的電路圖。圖34是用於說明圖33之後動作的一例的電路圖。圖35是表示圖27所示的反相電路的一變形例的電路圖。圖36是表示圖27所示的反相電路的另一變形例的電路圖。圖37是表示在圖18所示的反相電路附加延遲元件的一例的電路圖。圖38是表示在圖27所示的反相電路附加延遲元件的一例的電路圖。圖39A至圖39D是表示圖37、圖38所示的延遲元件的變化的電路圖。圖40是表示圖37、圖38所示的反相電路的動作的一例的波形圖。圖41是表示圖37、圖38所示的延遲元件的輸入輸出信號波形的一例波形圖。圖42是用於說明圖37、圖38所示的反相電路的動作的一例的電路圖。圖43是表示本發明的第五實施方式涉及的反相電路例的一例的電路圖。
圖44是表示圖43所示的反相電路的輸入輸出信號波形的一例波形圖。圖45是表示圖43所示的反相電路的動作的一例的波形圖。圖46是用於說明圖43所示的反相電路的動作的一例的電路圖。圖47是用於說明圖46之後的動作的一例的電路圖。圖48是用於說明圖47之後的動作的一例的電路圖。圖49是用於說明圖48之後的動作的一例的電路圖。圖50是用於說明圖49之後的動作的一例的電路圖。圖51是用於說明圖50之後的動作的一例的電路圖。圖52是表示本發明的第六實施方式涉及的反相電路的一例的電路圖。圖53是用於說明圖43所示的反相電路的寄生電容的電路圖。圖M是用於說明圖52所示的反相電路的寄生電容的電路圖。圖55是用於說明圖52所示的反相電路的動作的一例的波形圖。圖56是用於說明圖52所示的反相電路的動作的另一例的波形圖。圖57是用於說明圖52所示的反相電路的動作的其他例的波形圖。圖58是表示圖52所示的反相電路的一變形例的電路圖。圖59是表示圖52所示的反相電路的另一變形例的電路圖。圖60是用於說明圖59所示的反相電路的動作的一例波形圖。圖61是表示在圖43所示的反相電路附加延遲元件的一例的電路圖。圖62是表示在圖52所示的反相電路附加延遲元件的一例的電路圖。圖63是表示在圖58所示的反相電路附加延遲元件的一例的電路圖。圖64A至圖64D是表示圖61 圖63所示的延遲元件的變化的電路圖。圖65是表示圖61 圖63所示的反相電路的動作的一例波形圖。圖66是表示圖61 圖63所示的延遲元件的輸入輸出信號波形的一例的波形圖。圖67是用於說明圖61 圖63所示的反相電路的動作的一例的電路圖。圖68是作為上述各實施方式及其變形例的反相電路的應用例的一例的顯示裝置構成圖。圖69是表示圖68所示的寫入線驅動電路以及像素電路的一例的電路圖。圖70是表示圖68所示的顯示裝置的動作的一例的波形圖。圖71是表示現有的顯示裝置的像素電路的一例的電路圖。圖72是表示現有的反相電路的一例的電路圖。圖73是表示圖72所示的反相電路的輸入輸出信號波形的一例波形圖。圖74是表示現有的反相電路的另一例的電路圖。圖75是表示現有的反相電路的其他例的電路圖。
具體實施例方式下面，參考附圖對發明的實施方式進行詳細說明。此外，說明順序如下1、第一實施方式(圖1 圖8)2、第二實施方式(圖9 圖13)3、第一、第二實施方式的變形例(圖14 圖17)
4、第三實施方式(圖18 圖沈)5、第四實施方式(圖27 圖34)6、第三、第四實施方式的變形例(圖35 圖42)7、第五實施方式(圖43 圖51)8、第六實施方式(圖52 圖57)9、第五、第六實施方式的變形例(圖58 圖67)10、應用例(圖68 圖70)11、現有技術的說明(圖71 圖75)〈第一實施方式〉[結構]圖1示出了本發明的第一實施方式涉及的反相電路1的整體結構的一例。反相電路1用於從輸出端子OUT輸出與輸入到輸入端子IN的脈衝信號的信號波形(例如參見圖 2(A))基本相反的脈衝信號(例如參見圖2(B))。反相電路1優選形成在非晶矽或非晶氧化物半導體上，其例如包括互為同一溝道型的三個電晶體Trl、Tr2, Tr3。除了上述三個電晶體Trl、Tr2、Tr3之外，反相電路1還包括兩個電容元件Cl、C2以及輸入端子IN和輸出端子OUT，構成3Tr2C的電路結構。電晶體Trl相當於本發明中的「第一電晶體」的一個具體示例，電晶體Tr2相當於本發明中的「第二電晶體」的一個具體示例，電晶體Tr3相當於本發明中的「第三電晶體」的一個具體示例。而且，電容元件Cl相當於本發明中的「第一電容元件」的一個具體示例，電容元件C2相當於本發明中的「第二電容元件」的一個具體示例。電晶體Trl、Tr2、Tr3例如是η溝道MOS (金屬氧化膜半導體Metal Oxide Semiconductor)型的薄膜電晶體(TFT)。電晶體Trl例如根據輸入端子IN的電壓(輸入電壓Vin)與低電壓線LL的電壓VL之間的電位差Vgsl (或與此相當的電位差)來接通或斷開輸出端子OUT與低電壓線LL之間的電連接。電晶體Trl的柵極與輸入端子IN電連接，電晶體Trl的源極或漏極與低電壓線LL電連接，電晶體Trl的源極和漏極中不與低電壓線 LL連接的端子與輸出端子OUT電連接。電晶體Tr2根據該電晶體Tr2的柵極電壓Vg2與輸出端子OUT的電壓(輸出電壓Vout)之間的電位差Vgs2(或與其相對應的電位差)來接通或斷開高電壓線LH與輸出端子OUT之間的電連接。電晶體Tr2的柵極與電晶體Tr3的漏極電連接，電晶體Tr2的源極或漏極與輸出端子OUT電連接，電晶體Tr2的源極和漏極中不與輸出端子OUT連接的端子與高電壓線LH電連接。電晶體Tr3根據輸入電壓Vin與低電壓線LL的電壓VL之間的電位差Vgs3 (或與其相對應的電位差)來接通或斷開電晶體Tr2 的柵極與低電壓線LL之間的電連接。電晶體Tr3的柵極與輸入端子IN電連接，電晶體Tr3 的源極或漏極與低電壓線LL電連接，電晶體Tr3的源極和漏極中不與低電壓線LL連接的端子與電晶體Tr2的柵極電連接。也就是說，電晶體Trl和Tr3連接於相互相同的電壓線 (低電壓線LL)，且電晶體Trl的源極和漏極中的靠低電壓線LL側的端子與電晶體Tr3的源極和漏極中的電壓線LL側的端子是相互相同的電位。低電壓線LL相當於本發明中的「第一電壓線」、「第三電壓線」的一個具體示例，高電壓線LH相當於本發明中的「第二電壓線」的一個具體示例。高電壓線LH與輸出比低電壓線LL的電壓VL高的電壓(恆定電壓)的電源(未
27圖示)相連接，在驅動反相電路1時，高電壓線LH的電壓VH變為電壓Vdd。低電壓線LL與輸出比高電壓線LH的電壓VH低的電壓(恆定電壓)的電源(未圖示)相連接，在驅動反相電路1時，低電壓線LL的電壓VL變為電壓Vss ( Vth2 · · · (1)因此，與現有的反相電路(圖72中的反相電路200)相比，反相電路1相當於在輸出級的電晶體Trl、Tr2與輸入端子IN之間插入了控制元件10及電晶體Tr3的電路。這裡， 例如如圖1所示，控制元件10具有與輸入端子IN電連接的第一端子P1、與輸出端子OUT電連接的第二端子P2以及與電晶體Tr2的柵極電連接的第三端子P3。例如如圖1所示，控制元件10還構成為包括電容元件C1、C2。例如當下降沿電壓被輸入第一端子Pl時，控制元件 10使第二端子P2的瞬變(transient)緩於第三端子P3的瞬變。具體地，例如當下降沿電壓被輸入輸入端子IN時，控制元件10使電晶體Tr2的源極(輸出端子OUT側的端子)的瞬變比電晶體Tr2的柵極的瞬變緩。另外，控制元件10的動作與下述反相電路1的動作一併描述。[動作]下面，參考圖3 圖8對反相電路1的動作的一例進行說明。圖3是示出反相電路 1的動作的一例的波形圖。圖4 圖8是示出反相電路1的一系列動作的一例的電路圖。首先，當輸入電壓Vin為高電壓(Vdd)時，電晶體Trl、Tr3導通(ON)，電晶體Tr2 的柵極電壓Vg2和源極電壓Vs2被充電至低電壓線LL的電壓VL( = Vss)(參見圖3和圖 4)。由此，電晶體Tr2截止(OFF) (Vgs2 = OV時截止的情況)，電壓Vss被作為輸出電壓 Vout輸出。此時，Vdd-Vss的電壓被充入電容元件C2。然後，當輸入電壓Vin從高電壓(Vdd)變化(下降)為低電壓(Vss)時，電晶體 1、Tr3的柵極電壓Vgl、Vg3也從Vdd變化(下降)為Vss (參見圖3、圖5)。由此，電晶體Trl的柵極電壓的變化通過電容元件C2傳遞到電晶體Tr2的源極(輸出端子OUT)，從而電晶體Tr2的源極電壓Vs2(輸出電壓Vout)變化(下降)AV1』。而且，電晶體Trl的柵極電壓Vgl的變化還通過電容元件Cl、C2傳遞到電晶體Tr2的柵極，從而電晶體Tr2的柵極電壓Vg2變化(下降)AV2』。但是，此時，電晶體Trl、Tr3導通。因此，電流從低電壓線 LL流向電晶體Tr2的源極(輸出端子OUT)和電晶體Tr2的柵極，因而該電流將電晶體Tr2 的源極(輸出端子OUT)和電晶體Tr2的柵極充電至Vss。這裡，由於電晶體Trl、Tr3的柵極電壓從Vdd變化(下降)為Vss，因此電晶體 TrUTr3的導通電阻逐漸增大，將電晶體Tr2的源極(輸出端子OUT)和柵極充電至低電壓線LL的電壓VL所需的時間變長。而且，將電晶體Tr2的源極(輸出端子OUT)與電晶體Tr2的柵極上的總電容進行比較時，由於電容元件C1、C2並聯連接於電晶體Tr2的源極(輸出端子OUT)，電容元件Cl、C2串聯連接於電晶體Tr2的柵極，因此，電晶體Tr2的源極(輸出端子OUT)的瞬變比電晶體Tr2的柵極的瞬變要慢。其結果，將電晶體Tr2的源極(輸出端子OUT)充電至低電壓線 LL的電壓VL所需的時間比將電晶體Tr2的柵極充電至低電壓線LL的電壓VL所需的時間長。而且，當輸入電壓Vin大於等於Vss+Vthl，且大於等於Vss+Vth3時，電晶體1^1、 Tr3在線性區域內動作。Vthl為電晶體Trl的閾值電壓，Vth3為電晶體Tr3的閾值電壓。 另一方面，當輸入電壓Vin小於Vss+Vthl，且小於Vss+Vth3時，電晶體1^1、Tr3在飽和區域內動作。因此，雖然圖5所示的電流流入電晶體Tr2的源極(輸出端子OUT)和柵極，但電晶體Trl、Tr3無法將各個點充電至電壓Vss。最後，當輸入電壓Vin從Vdd變為Vss時，電晶體Tr2的柵極-源極間電壓Vgs2 變為參見圖3和圖6)。此時，在電晶體Tr2的柵極-源極間電壓Vgs2變為大於電晶體Tr2的閾值電壓Vth2的時刻，電晶體Tr2導通，開始從高電壓線LH流出電流。在電晶體Tr2導通時，除了電晶體Trl之外，電晶體Tr2也使電晶體Tr2的源極電壓Vs2(輸出電壓Vout)上升。而且，由於電容元件Cl連接在電晶體Tr2的柵極和源極之間，因此產生自舉(bootstrap)現象，電晶體Tr2的柵極電壓Vg2也與電晶體Tr2的源極電壓Vs2 (輸出電壓Vout)的上升聯動地上升。然後，在電晶體Tr2的源極電壓Vs2 (輸出電壓 Vout)和柵極電壓Vg2變為大於等於Vss-Vthl，且大於等於Vss-Vth3的時刻，電晶體Trl、 Tr3截止，電晶體Tr2的源極電壓Vs2 (輸出電壓Vout)和柵極電壓Vg2僅隨著電晶體Tr2 上升。經過一定時間之後，電晶體Tr2的源極電壓Vs2 (輸出電壓Vout)變為Vdd，從輸出端子OUT輸出Vdd(參見圖3和圖7)。然後，再經過一定時間之後，輸入電壓Vin從低電壓(Vss)變化(上升)為高電壓(Vdd)(參見圖3和圖8)。此時，在輸入電壓Vin低於 Vss+Vthl、且低於Vss+Vth3的階段，電晶體Trl、Tr3截止。因此，通過電容元件C1、C2的耦合被輸入至電晶體Tr2的源極(輸出端子OUT)和柵極，從而電晶體Tr2的源極電壓Vs2(輸出電壓Vout)和柵極電壓Vg2上升。然後，當輸入電壓Vin變為大於等於Vss+Vthl，且大於等於Vss+Vth3時，電晶體Trl、Tr3導通。因此，電流流向電晶體Tr2的源極(輸出端子 OUT)和柵極，因而該電流將電晶體Tr2的源極(輸出端子OUT)和柵極充電至Vss。這裡，由於電晶體Trl、Tr3的柵極電壓從Vss變化(上升)為Vdd，因此電晶體 TrUTr3的導通電阻逐漸變小，將電晶體Tr2的源極(輸出端子OUT)和柵極充電至低電壓線LL的電壓VL所需的時間相對變短。最終，電晶體Tr2的源極電壓Vs2 (輸出電壓Vout) 和柵極電壓Vg2變為Vss，並從輸出端子輸出Vss (參見圖3和圖4)。如上所述，在本實施方式的反相電路1中，從輸出端子OUT輸出與輸入到輸入端子 IN的脈衝信號的信號波形(例如參見圖2(A))基本相反的脈衝信號(例如參見圖2(B))。[效果]另外，例如如圖72所示的現有的反相電路200形成串聯連接了兩個η溝道MOS型電晶體Trl、Tr2的單溝道型電路結構。例如如圖73所示，在反相電路200中，當輸入電壓 Vin為Vss時，輸出電壓Vout不是Vdd，而是Vdd-Vth2。也就是說，輸出電壓Vout中包含電晶體Tr2的閾值電壓Vth2，輸出電壓Vout受到電晶體Tr2的閾值電壓Vth2的差異的很大影響。
因此，例如如圖74中的反相電路300所示，可以考慮將電晶體Tr2的柵極與漏極相互電分離，並將電晶體Tr2的柵極與施加有比漏極的電壓Vdd更高的電壓 Vdd2(彡Vdd+Vth2)的高電壓配線LH2連接。而且，例如可以考慮圖75中的反相電路400 所示的自舉型電路結構。但是，在圖72、圖74、圖75所示的任一電路中，甚至在輸入電壓Vin為高電壓、即輸出電壓Vout為低電壓的時刻，電流(貫通電流)也通過電晶體Trl、Tr2從高電壓配線LH 側流向低電壓配線LL側。其結果，導致反相電路的功耗增大。而且，在圖72、圖74、圖75 所示的電路中，例如如圖73(B)中的虛線所包圍之處所示，當輸入電壓Vin變為Vdd時，輸出電壓Vout並不是Vss，輸出電壓Vout的波峰值出現差異。因此，例如將這些反相電路用於有源矩陣方式的有機EL顯示裝置中的掃描器時，每個像素電路中的驅動電晶體的閾值校正或遷移率校正都會產生差異，該差異將導致亮度差異。另一方面，在本實施方式的反相電路1中，在電晶體Tr2的柵極與低電壓線LL之間、以及電晶體Tr2的源極與低電壓線LL之間設有根據輸入電壓Vin與低電壓線LL的電壓VL之間的電位差進行導通截止動作的電晶體Trl、Tr3。由此，當電晶體Trl、Tr3各自的柵極電壓從高電壓(Vdd)變化(下降)為低電壓(Vss)時，電晶體Trl、Tr3各自的導通電阻逐漸變大，從而將電晶體Tr2的柵極和源極充電至低電壓線LL的電壓VL所需的時間變長。並且，當電晶體Trl、Tr3各自的柵極電壓從低電壓(Vss)變化(上升)為高電壓(Vdd) 時，電晶體Trl、Tr3各自的導通電阻逐漸變小，從而將電晶體Tr2的柵極和源極充電至低電壓線LL的電壓VL所需的時間變短。而且，在本實施方式的反相電路1中，電容元件C1、C2 串聯連接於電晶體Tr2的柵極，電容元件C1、C2並聯連接於電晶體Tr2的源極。因此，電晶體Tr2的源極的瞬變比電晶體Tr2的柵極的瞬變要慢。其結果，當電晶體Trl、Tr3各自的柵極電壓從高電壓(Vdd)變化(下降)為低電壓(Vss)時，電晶體Tr2的柵極-源極間電壓Vgs2大於電晶體Tr2的閾值電壓Vth2，從而電晶體Tr2導通，緊接著電晶體Trl、Tr3截止。也就是說，輸入電壓Vin的變化通過電容元件C1、C2輸入至電晶體Tr2的柵極和源極， 通過瞬變差使得柵極-源極間電壓Vgs2大於閾值電壓Vth2時，電晶體Tr2導通，緊接著電晶體Trl、Tr3截止。此時，輸出電壓Vout為高電壓線LH側的電壓。此外，當電晶體Trl、 Tr3各自的柵極電壓從低電壓(Vss)變化(上升)為高電壓Vdd時，電晶體Trl、Tr3導通， 緊接著電晶體Tr2截止。此時，輸出電壓Vout變為低電壓線LL側的電壓。這樣，在本實施方式的反相電路1中，幾乎不存在電晶體Trl與電晶體Tr2同時導通的期間。因此，幾乎不存在通過電晶體Trl、Tr2在高電壓線LH和低電壓線LL之間流動的電流(貫通電流)，因此可以抑制功耗。而且，當電晶體Trl、Tr3各自的柵極電壓從高電壓Vdd變化(下降)為低電壓(Vss)時，輸出電壓Vout為高電壓線LH側的電壓，當電晶體 Trl、Tr3各自的柵極電壓從低電壓(Vss)變化(上升)為高電壓(Vdd)時，輸出電壓Vout 為低電壓線LL側的電壓。由此，可以消除輸出電壓Vout的差異。其結果，例如可以降低每個像素電路中的驅動電晶體的閾值校正或遷移率校正的差異，從而可以降低每個像素的亮度差異。〈第二實施方式〉[結構]圖9示出了本發明的第二實施方式所涉及的反相電路2的整體結構的一例。與上述實施方式的反相電路1 一樣，反相電路2也從輸出端子OUT輸出與輸入到輸入端子IN的脈衝信號的信號波形(例如如圖2(A))基本相反的脈衝信號(例如如圖2(B))。反相電路 2與上述實施方式的反相電路1的結構的區別在於包括延遲元件3。因此，下面主要對第二實施方式與上述實施方式的區別點進行說明，對於與上述實施方式的相同點，則適當省略說明。延遲元件3用於將輸入至輸入端子IN的信號電壓的電壓波形延遲後的電壓輸入至電晶體Tr3的柵極。延遲元件3設置在輸入端子IN與電晶體Tr3的柵極之間，例如將電壓波形的下降沿比輸入到輸入端子IN的信號電壓的電壓波形的下降沿慢的電壓輸入至電晶體Tr3的柵極。另外，不僅電壓波形的下降沿，延遲元件3還可以使電壓波形的上升沿比輸入到輸入端子IN的信號電壓的電壓波形的上升沿緩。只是在這種情況下，延遲元件3要延遲輸入到輸入端子IN的信號電壓的電壓波形，以使下降沿比上升沿更緩。延遲元件3例如形成圖10㈧ 圖10⑶所示的電路結構。在圖10(A)中，延遲元件3包括電容元件C3。電容元件C3的一端與電晶體Tr3的柵極電連接，電容元件C3的另一端與低電壓線LL電連接。在圖10(B)中，延遲元件3構成為包括電晶體Tr4。電晶體Tr4是與電晶體Trl、 Tr2,Tr3的溝道型相同溝道型的電晶體，例如為η溝道MOS型TFT。電晶體Tr4的源極與電晶體Tr3的柵極電連接，電晶體Tr4的漏極與輸入端子IN電連接。電晶體Tr4的柵極與高電壓線LHl電連接，高電壓線LHl與輸出使電晶體Tr4進行導通截止動作的脈衝信號的電源(未圖示)電連接。在圖10(C)中，延遲元件3構成為包括上述電晶體Tr4以及電晶體Tr5。電晶體 Tr5為與電晶體Trl、Tr2、Tr3的溝道型相同溝道型的電晶體，例如為η溝道MOS型TFT。電晶體Tr5的柵極和源極與電晶體Tr3的柵極電連接，電晶體Tr5的漏極與輸入端子IN電連接。在圖10(D)中，延遲元件3構成為包括上述電晶體Tr4以及上述電容元件C3。[動作和效果]圖11示出了反相電路2的動作的一例。此外，圖11中示出了採用具有圖10(D) 所示的電路結構的延遲元件3時的波形。反相電路2的基本動作與圖3 圖8所示的動作相同。與圖3 圖8所示的動作的區別之處在於輸入電壓Vin從高電壓(Vdd)變(下降) 為低電壓(Vss)的時候以及輸入電壓Vin從低電壓(Vss)變(上升)為高電壓(Vdd)的時候。當輸入電壓Vin從高電壓(Vdd)變(下降)為低電壓(Vss)時，電晶體Trl、Tr3 的柵極電壓從Vdd變為Vss。在第一實施方式的反相電路1中，該電壓變化通過電容元件 C2使電晶體Tr2的源極產生Δ Vl的電壓變化，並通過電容元件Cl、C2使電晶體Tr2的柵極產生M2的電壓變化。這裡，向電晶體Tr2的柵極輸入M2的耦合量的原因在於電晶體Tr3的柵極電壓Vg3從Vdd下降至Vss，從而電晶體Tr3的導通電阻逐漸增大，將電晶體 Tr2的柵極充電至Vss的瞬變變慢。換而言之，之所以向電晶體Tr2的柵極輸入Δ V2的耦合量是因為在輸入耦合的定時(timing)電晶體Tr3從導通切換為截止。另一方面，在本實施方式中，通過延遲元件3將通過如圖12所示地延遲輸入到輸入端子IN的信號電壓所得到的信號電壓輸入至電晶體Tr3的柵極。這樣，與直接將輸入電壓Vin輸入至電晶體Tr3的柵極的情況相比，電晶體Tr3的截止點(導通與截止的切換點)推遲。也就是說，電晶體Tr3在通過電容元件C2輸入耦合的定時也是導通的(參見圖 ⑶。因此，可以使最終輸入到電晶體Tr2的柵極的耦合量(AV2)比現有技術小(參見圖 11 (C))，從而可以增大電晶體Tr2的柵極-源極間電壓Vgs2。其結果，可以實現反相電路2 的高速化。在本實施方式中，當輸入電壓Vin從低電壓(Vss)變(上升)為高電壓(Vdd)時， 同樣通過延遲元件3將通過如圖12所示地延遲輸入到輸入端子IN的信號電壓所得到的信號電壓輸入至電晶體Tr3的柵極。因此，電晶體Tr3的截止點推遲，所以在電晶體Trl導通之後，電晶體Tr3才導通，從而當輸出電壓Vout處於變化狀態時，電流(貫通電流)有可能從高電壓線LH流向低電壓線LL。但實際上，考慮到電晶體Tr3的導通動作點以及輸入到電晶體Tr3的柵極的信號電壓的波形，即使輸入到電晶體Tr3的信號電壓延遲，如圖12所示， 在上升沿，電晶體Tr3的導通時間仍是幾乎不變的，相反在下降沿，電晶體Tr3的截止時間發生很大變化。因此，上述貫通電流的流動期間非常短，反相電路2的功耗基本與反相電路1的功耗相同。另外，在第一實施方式中，向電晶體Tr2的源極和柵極輸入由輸入電壓Vin的變化引起的耦合，並利用電晶體Tr2的源極與柵極的瞬變差使電晶體Tr2的柵極-源極間電壓 Vgs2成為大於等於電晶體Tr2的閾值電壓Vth2的值。此時，雖然高電壓線LH側的電壓作為輸出電壓Vout輸出至輸出端子OUT，但輸出端子OUT的瞬變極大地依存於電晶體Tr2的柵極-源極間電壓Vgs2。也就是說，當電晶體Tr2的柵極-源極間電壓Vgs2快速變大時， 輸出電壓Vout上升沿變快，當電晶體Tr2的柵極-源極間電壓Vgs2緩慢變大時，輸出電壓 Vout的上升沿也變慢。因此，在實現反相電路1的高速化時，只要使電晶體Tr2的柵極-源極間電壓Vgs2 上升沿變快即可，其方法例如可以考慮增大電容元件C2的電容。但是，電容元件C2的電容增大時，反相電路1所佔的面積也會變大。其結果，例如在有機EL顯示裝置中將增大了電容元件C2的電容的反相電路1用於掃描器等中時，顯示面板中周圍部分(框架，frame)所佔的面積變大，可能會阻礙窄框化的實現。而且，電容元件C2的電容增大時，電晶體Tr2的源極(輸出端子OUT)會產生大於Δ Vl的電壓變化，而電晶體Tr2的柵極也會相應地產生大於AV2的電壓變化。其結果，雖然電容元件C2的電容增大了，但電晶體Tr2的柵極-源極間電壓Vgs2的值基本與Δ Vl-Δ V2相同，電容元件C2的電容增大並未給反相電路1的高速化帶來什麼貢獻。另一方面，在本實施方式中，通過延遲元件3將通過如圖12所示地延遲輸入到輸入端子IN的信號電壓所得到的信號電壓輸入至電晶體Tr3的柵極。這樣，可以實現反相電路2的高速化，而不用增大電容元件C2的電容。在上述各實施方式中，電晶體Trl Jr2Jr3由η溝道MOS型TFT形成，但例如也可以由P溝道MOS型TFT形成。只是，這種情況下，要調換高電壓線LH與低電壓線LL的位置關係，並使電晶體Trl、Tr2、Tr3從低電壓(Vss)變(上升)為高電壓(Vdd)時的過渡響應與電晶體Trl、Tr2、Tr3從高電壓(Vdd)變(下降)為低電壓(Vss)時的過渡響應彼此相反。
而且，在上述第二實施方式中，已經對使用延遲元件3將通過如圖12所示地延遲輸入到輸入端子IN的信號電壓所得到的信號電壓輸入至電晶體Tr3的柵極的情況進行了說明，但也可以使用其他方法將這樣的信號輸入至電晶體Tr3的柵極。例如如圖14中的反相電路4所示，可以獨立於輸入端子IN而設置輸入端子IN2，將輸入端子IN2與電晶體Tr3 的柵極相互電連接，並從外部向輸入端子IN2輸入如圖15(B)所示的信號。而且，在上述第二實施方式及其變形例中，當輸入電壓Vin從低電壓(Vss)變(上升)為高電壓(Vdd)時，電流(貫通電流)有可能從高電壓線LH流向低電壓線LL，可以新增加改善這一情況的元件。例如如圖16、圖17所示，可以進一步在控制電路10中設置電晶體Tr6。此外，電晶體Tr6為與電晶體Trl、Tr2、Tr3的溝道型相同溝道型的電晶體，例如為 η溝道MOS型TFT。電晶體Tr6與電晶體Tr3並聯連接，且電晶體Tr6的柵極連接於輸入端子IN。這種情況下，當輸入電壓Vin從高電壓(Vdd)變(下降)為低電壓(Vss)時，電晶體Tr3的導通時間變長，而當輸入電壓Vin從低電壓(Vss)變(上升)為高電壓(Vdd)時，無延遲的輸入電壓Vin可以使電晶體Tr6比電晶體Tr3先導通。其結果，可以降低貫通電流。〈第三實施方式〉[結構]圖18示出了本發明的第三實施方式所涉及的反相電路1的整體結構的一例。反相電路1用於從輸出端子OUT輸出與輸入到輸入端子IN的脈衝信號的信號波形(例如參見圖19(A))基本相反的脈衝信號(例如參見圖19(B))。反相電路1優選形成在非晶矽或非晶氧化物半導體上，例如包括同一溝道型的五個電晶體Trl Tr5。除了上述五個電晶體 Trl Tr5之外，反相電路1還包括兩個電容元件C1、C2以及輸入端子IN和輸出端子OUT， 構成5Tr2C的電路結構。電晶體Trl相當於本發明中的「第一電晶體」的一個具體示例，電晶體Tr2相當於本發明中的「第二電晶體」的一個具體示例，電晶體Tr3相當於本發明中的「第三電晶體」的一個具體示例，電晶體Tr4相當於本發明中的「第四電晶體」的一個具體示例，電晶體Tr5相當於本發明中的「第五電晶體」的一個具體示例。而且，電容元件Cl相當於本發明中的「第一電容元件」的一個具體示例，電容元件C2相當於本發明中的「第二電容元件」的一個具體示例。電晶體Trl Tr5為同一溝道型的薄膜電晶體(TFT)，例如為η溝道MOS (金屬氧化膜半導體=Metal Oxide Semiconductor)型的薄膜電晶體(TFT)。電晶體Trl例如根據輸入端子IN的電壓(輸入電壓Vin)與低電壓線LL的電壓VL之間的電位差Vgsl(或與其相對應的電位差)來接通或斷開輸出端子OUT與低電壓線LL之間的電連接。電晶體Trl 的柵極與輸入端子IN電連接，電晶體Trl的源極或漏極與低電壓線LL電連接，電晶體Trl 的源極和漏極中不與低電壓線LL連接的端子與輸出端子OUT電連接。電晶體Tr2根據電晶體Tr5的源極或漏極中不與高電壓線LH2連接的端子(第一端子X)的電壓Vs5與輸出端子OUT的電壓(輸出電壓Vout)之間的電位差Vgs2(或與其相對應的電位差)來接通或斷開高電壓線LHl與輸出端子OUT之間的電連接。電晶體Tr2的柵極與電晶體Tr5的第一端子X電連接。電晶體Tr2的源極或漏極與輸出端子OUT電連接，電晶體Tr2的源極和漏極中不與輸出端子OUT連接的端子與高電壓線LHl電連接。
電晶體Tr3根據輸入電壓Vin與低電壓線LL的電壓VL之間的電位差Vgs3 (或與其相對應的電位差)來接通或斷開電晶體Tr5的柵極與低電壓線LL之間的電連接。電晶體Tr3的柵極與輸入端子IN電連接。電晶體Tr3的源極或漏極與低電壓線LL電連接，電晶體Tr3的源極和漏極中不與低電壓線LL連接的端子與電晶體Tr5的柵極電連接。電晶體Tr4根據輸入電壓Vin與低電壓線LL的電壓VL之間的電位差Vgs4 (或與其相對應的電位差)來接通或斷開電晶體Tr5的第一端子X與低電壓線LL之間的電連接。電晶體Tr4 的柵極與輸入端子IN電連接。電晶體Tr4的源極或漏極與低電壓線LL電連接，電晶體Tr4 的源極和漏極中不與低電壓線LL連接的端子與電晶體Tr5的第一端子X電連接。也就是說，電晶體Trl、Tr3和Tr4連接於同一條電壓線(低電壓線LL)。因此，電晶體Trl的低電壓線LL側的端子、電晶體Tr3的低電壓線LL側的端子以及電晶體Tr4的低電壓線LL側的端子彼此為相同電位。電晶體Tr5根據輸電容元件Cl的端子間電壓Vgs5(或與其相對應的電位差)來接通或斷開高電壓線LH2與第一端子X之間的電連接。電晶體Tr5的柵極與電晶體Tr3的源極和漏極中不與低電壓線LL連接的端子電連接。電晶體Tr5的源極或漏極與高電壓線LH2電連接。電晶體Tr5的源極和漏極中不與高電壓線LH2連接的端子與電晶體Tr2的柵極以及電晶體Tr4的源極和漏極中不與低電壓線LL連接的端子電連接。低電壓線LL相當於本發明中的「第一電壓線」、「第三電壓線」、「第四電壓線」的一個具體示例。高電壓線LHl相當於本發明中的「第二電壓線」的一個具體示例，高電壓線LH2 相當於本發明中的「第五電壓線」的一個具體示例。高電壓線LH1、LH2與輸出比低電壓線LL的電壓VL高的電壓(恆定電壓)的電源(未圖示)相連接。在驅動反相電路1時，高電壓線LHl的電壓變為Vddl，在驅動反相電路1時，高電壓線LH2的電壓VH2變為Vdd2 (彡Vddl+Vth2)。此外，電壓Vth2為電晶體 Tr2的閾值電壓。另一方面，低電壓線LL與輸出比高電壓線LHl的電壓VHl低的電壓(恆定電壓)的電源(未圖示)相連接，在驅動反相電路1時，低電壓線LL的電壓VL變為電壓 Vss ( Vth5 · · · (1)與現有的反相電路(圖72中的反相電路200)相比，反相電路1相當於在輸出級的電晶體Trl、Tr2與輸入端子IN之間插入了控制元件10及電晶體Tr3 Tr5的電路。這裡，例如如圖18所示，控制元件10具有與輸入端子IN電連接的端子P1、與電晶體Tr5的第一端子X電連接的端子P2以及與電晶體Tr5的柵極電連接的端子P3。例如如圖18所示， 控制元件10還構成為包括電容元件Cl和C2。端子Pl相當於本發明中的「第二端子」的一個具體示例，端子P2相當於本發明中的「第三端子」的一個具體示例，端子P3相當於本發明中的「第四端子」的一個具體示例。
例如當下降沿電壓被輸入端子Pl時，控制元件10使端子P2的瞬變緩於端子P3 的瞬變。具體地，例如當下降沿電壓被輸入輸入端子IN時，控制元件10使電晶體Tr5的源極(第一端子X)的瞬變比電晶體Tr5的柵極的瞬變緩。另外，控制元件10的動作與下述的反相電路1的動作一併描述。[動作]下面，參考圖20 沈對反相電路1的動作例進行說明。圖20是示出反相電路1 的動作例的波形圖。圖21 沈是示出反相電路1的一系列動作的一例的電路圖。首先，當輸入電壓Vin為高電壓(Vddl)時，電晶體Trl、Tr3、Tr4導通。從而，電晶體1^2的柵極電壓Vg2和源極電壓Vs2被充電至低電壓線LL的電壓VL ( = Vss)，並且電晶體Tr5的柵極電壓Vg5和源極電壓Vs5被充電至低電壓線LL的電壓VL ( = Vss)(參見圖20和圖21)。由此，電晶體Tr2截止(Vgs2 = OV時截止的情況)，同時電晶體Tr5截止 (Vgs5 = OV時截止的情況)，電壓Vss作為輸出電壓Vout輸出。此時，Vddl-Vss的電壓被充入電容元件C2。然後，當輸入電壓Vin從高電壓(Vddl)變(下降)為低電壓(Vss)時，電晶體Trl、 Tr3、Tr4的柵極電壓Vgl、Vg3、Vg4也從Vddl變(下降)為Vss (參見圖20、圖21)。由此， 電晶體Trl的柵極電壓Vgl的變化通過電容元件C2傳遞到電晶體Tr2的柵極，從而電晶體 Tr2的柵極電壓Vg2變化(下降)Δ VI』。而且，電晶體Trl的柵極電壓Vgl的變化還通過電容元件Cl、C2傳遞到電晶體Tr5的柵極，從而電晶體Tr5的柵極電壓Vg5變化(下降) AV2』。但是，此時電晶體Tr3、Tr4導通。因此，電流從低電壓線LL流向電晶體Tr5的源極和柵極，因而該電流將電晶體Tr5的源極和柵極充電至Vss。這裡，由於電晶體Tr3、Tr4的柵極電壓從Vddl變(下降)為Vss，因此電晶體Tr3、 Tr4的導通電阻逐漸增大，將電晶體Tr5的源極和柵極充電至低電壓線LL的電壓VL所需的時間變長。而且，將電晶體Tr5的源極和柵極上的總電容進行比較時，由於電容元件C1、C2並聯連接於電晶體Tr5的源極，電容元件C1、C2串聯連接於電晶體Tr5的柵極。因此，電晶體 Tr5的源極的瞬變比電晶體Tr5的柵極的瞬變要慢。其結果，將電晶體Tr5的源極充電至低電壓線LL的電壓VL所需的時間比將電晶體Tr5的柵極充電至低電壓線LL的電壓VL所需的時間長。而且，當輸入電壓Vin大於等於Vss+Vth3，且大於等於Vss+Vth4時，電晶體Tr3、 Tr4在線性區域內動作。此外，Vth3是電晶體Tr3的閾值電壓，Vth4是電晶體Tr4的閾值電壓。另一方面，當輸入電壓Vin小於Vss+Vth3，且小於Vss+Vth4時，電晶體Tr3、Tr4在飽和區域內動作。因此，雖然圖22所示的電流流入電晶體Tr5的源極和柵極，但電晶體Tr3、 Tr4無法將各個點充電至電壓Vss。最後，當輸入電壓Vin從Vddl變為Vss時，電晶體Tr5的柵極-源極間電壓Vgs5 變為Δ Vl-Δ V2(參見圖20和圖23)。此時，在電晶體Tr5的柵極-源極間電壓Vgs5變為大於電晶體Tr5的閾值電壓Vth5的時刻，電晶體Tr5導通，開始從高電壓線LH2流出電流。在電晶體Tr5導通時，除了電晶體Tr4之外，電晶體Tr5也使電晶體Tr5的源極電壓Vs5上升。而且，由於電容元件Cl連接在電晶體Tr5的柵極和源極之間，因此產生自舉現象，電晶體Tr5的柵極電壓Vg5也與電晶體Tr5的源極電壓Vs5的上升聯動地上升。然後，在電晶體Tr5的源極電壓Vs5和柵極電壓Vg5變為大於等於Vss_Vth3，且大於等於 Vss-Vth4的時刻，電晶體Tr3、Tr4截止，電晶體Tr5的源極電壓Vs5和柵極電壓Vg5僅隨著電晶體Tr5上升。當經過一定時間後，電晶體Tr5的源極電壓Vs5(電晶體Tr2的柵極電壓Vg2)變為大於等於Vss+Vth2時，電晶體Tr2導通，開始從高電壓線LHl流出電流(參見圖20、圖 24) 0此外，Vth2是電晶體Tr2的閾值電壓。其結果，輸出端子OUT的電壓Vout從Vss逐漸上升。電晶體Tr2的柵極電壓Vg2最終通過來自電晶體Tr5的電流上升至高電壓線LH2的電壓VH2 (參見圖20和圖25)。這裡，由於在驅動反相電路1時，高電壓線LH2的電壓VH2 為Vdd2，大於Vddl+Vth2，因此電晶體Tr2將高電壓線LHl的電壓VHl即Vddl輸出至輸出端子OUT。其結果，從輸出端子OUT輸出Vddl (參見圖20和圖25)。然後，再經過一定時間之後，輸入電壓Vin從低電壓(Vss)變(上升)為高電壓 (Vddl)(參見圖20和圖26)。此時，在輸入電壓Vin低於Vss+Vth3、且低於Vss+Vth4的階段，電晶體Tr3、Tr4截止。因此，通過電容元件C1、C2的耦合輸入至電晶體Tr5的源極和柵極，從而電晶體Tr5的源極電壓Vs5和柵極電壓Vg5上升。然後，當輸入電壓Vin變為大於等於Vss+Vthl、Vss+Vth3以及Vss+Vth4時，電晶體TrU Tr3、Tr4導通。因此，電流流向電晶體Tr2的源極(輸出端子OUT)以及電晶體Tr5的源極和柵極，因而該電流將這些源極和柵極充電至Vss。這裡，由於電晶體Trl、Tr3、Tr4的柵極電壓Vgl、Vg3、Vg4從Vddl變(上升)為 Vss,因此電晶體Trl、Tr3、Tr4的導通電阻逐漸變小，將電晶體Tr2、Tr5的源極和柵極充電至低電壓線LL的電壓VL所需的時間相對變短。最終，電晶體Tr2的源極電壓Vs2以及電晶體Tr5的源極電壓Vs5和柵極電壓Vg5變為Vss，並從輸出端子輸出Vss (參見圖20和圖 21)。如上所述，在本實施方式的反相電路1中，從輸出端子OUT輸出與輸入到輸入端子 IN的脈衝信號的信號波形(例如參見圖19(A))基本相反的脈衝信號(例如參見圖19(B))。[效果]另外，例如如圖72所示的現有的反相電路200形成串聯連接了兩個η溝道MOS型電晶體Trl、Tr2的單溝道型電路結構。例如如圖73所示，在反相電路200中，當輸入電壓 Vin變為Vss時，輸出電壓Vout不是Vdd，而是Vdd-Vth2。也就是說，輸出電壓Vout中包含電晶體Tr2的閾值電壓Vth2，輸出電壓Vout受到電晶體Tr2的閾值電壓Vth2的差異的很大影響。因此，例如如圖74中的反相電路300所示，可以考慮將電晶體Tr2的柵極與漏極相互電分離，並將電晶體Tr2的柵極與施加有比漏極的電壓Vdd更高的電壓 Vdd2(彡Vdd+Vth2)的高電壓配線LH2連接。而且，例如可以考慮圖75中的反相電路400 所示的自舉型電路結構。但是，在圖72、圖74、圖75所示的任一電路中，甚至在輸入電壓Vin為高電壓、即輸出電壓Vout為低電壓時，電流(貫通電流)也通過電晶體Trl、Tr2從高電壓配線LH側流向低電壓配線LL側。其結果，導致反相電路的功耗增大。而且，在圖72、圖74、圖75所示的電路中，例如如圖73(B)中的虛線所包圍之處所示，當輸入電壓Vin變為Vdd時，輸出電壓Vout並不是Vss，輸出電壓Vout的波峰值出現差異。因此，例如將這些反相電路用於有源矩陣型有機EL顯示裝置中的掃描器時，每個像素電路中的驅動電晶體的閾值校正或遷移率校正都會產生差異，該差異將導致亮度差異。另一方面，在本實施方式中的反相電路1中，在電晶體Tr5的柵極與低電壓線LL 之間、在電晶體Tr5的源極與低電壓線LL之間、以及電晶體Tr2的源極與低電壓線LL之間， 設有根據輸入電壓Vin與低電壓線LL的電壓VL之間的電位差進行導通截止動作的電晶體 Trl、Tr3、Tr4。由此，當電晶體Trl、Tr3、Tr4各自的柵極電壓從高電壓(Vddl)變(下降) 為低電壓(Vss)時，電晶體Trl、Tr3、Tr4各自的導通電阻逐漸變大，從而將電晶體Tr2、Tr5 的柵極和源極充電至低電壓線LL的電壓VL所需的時間變長。此外，當電晶體Trl、Tr3、Tr4 各自的柵極電壓從低電壓(Vss)變(上升)為高電壓(Vddl)時，電晶體Trl、Tr3、Tr4各自的導通電阻逐漸變小，從而將電晶體Tr2、Tr5的柵極和源極充電至低電壓線LL的電壓VL 所需的時間變短。而且，在本實施方式的反相電路1中，電容元件C1、C2串聯連接於電晶體 Tr5的柵極，電容元件C1、C2並聯連接於電晶體Tr5的源極。由此，電晶體Tr5的源極的瞬變比電晶體Tr5的柵極的瞬變要慢。其結果，當電晶體Trl、Tr3、Tr4各自的柵極電壓從高電壓(Vddl)變(下降)為低電壓(Vss)時，電晶體Tr5的柵極-源極間電壓Vgs5大於電晶體Tr5的閾值電壓Vth5，從而電晶體Tr5導通，緊接著電晶體Trl、Tr3、Tr4截止。也就是說，輸入電壓Vin的變化通過電容元件C1、C2輸入至電晶體Tr5的柵極和源極，瞬變差使得柵極-源極間電壓Vgs5大於閾值電壓Vth5時，電晶體Tr2、Tr5導通，緊接著電晶體Trl、 Tr3、Tr4截止。此時，輸出電壓Vout為高電壓線LHl側的電壓。此外，當電晶體Trl、Tr3、 Tr4各自的柵極電壓從低電壓(Vss)變(上升)為高電壓(Vddl)時，電晶體Trl、Tr3、Tr4 導通，緊接著電晶體Tr2、Tr5截止。此時，輸出電壓Vout為低電壓線LL側的電壓。這樣，在本實施方式的反相電路1中，幾乎不存在電晶體Trl與電晶體Tr2同時導通的期間、電晶體Tr4與電晶體Tr5同時導通的期間。因此，幾乎不存在通過電晶體Trl、 Tr2在高電壓線LHl和低電壓線LL之間流動或通過電晶體Tr4、Tr5在高電壓線LH2和低電壓線LL之間流動的電流(貫通電流)。其結果可以抑制功耗。而且，當電晶體Trl、Tr3、 Tr4各自的柵極電壓從高電壓(Vddl)變(下降)為低電壓(Vss)時，輸出電壓Vout為高電壓線LHl側的電壓，當電晶體Trl、Tr3、Tr4各自的柵極電壓從低電壓(Vss)變(上升)為高電壓(Vddl)時，輸出電壓Vout為低電壓線LL側的電壓。由此，可以消除輸出電壓Vout 的差異。其結果，例如可以降低每個像素電路中的驅動電晶體的閾值校正或遷移率校正的差異，從而可以降低每個像素的亮度差異。〈第四實施方式〉[結構]圖27示出了本發明的第四實施方式所涉及的反相電路2的整體結構例。與上述實施方式的反相電路1 一樣，反相電路2也從輸出端子OUT輸出與輸入到輸入端子IN的脈衝信號的信號波形(例如如圖19(A))基本相反的脈衝信號(例如如圖19(B))。反相電路 2在輸出級的電晶體Trl、Tr2之前設有電晶體Tr6、Tr7，這點與上述實施方式的反相電路1 的結構不同。因此，下面主要對第四實施方式與上述實施方式的區別點進行說明，對於與上述實施方式的相同點，適當省略說明。電晶體Tr6、Tr7為與電晶體Trl等的溝道型相同溝道型的電晶體，例如為η溝道 MOS型TFT。電晶體Tr6例如根據輸入端子IN的電壓(輸入電壓Vin)與低電壓線LL的電壓VL之間的電位差Vgsl (或與其相對應的電位差)來接通或斷開電晶體Tr2的柵極與低電壓線LL之間的電連接。電晶體Tr6的柵極與輸入端子IN電連接，電晶體Tr6的源極或漏極與低電壓線LL電連接，電晶體Tr6的源極和漏極中不與低電壓線LL連接的端子與電晶體Tr2的柵極電連接。電晶體Tr7根據電晶體Tr5的柵極電壓Vg5與電晶體Tr5的源極 (第一端子X)的電壓Vs5之間的電位差Vgs7 (或與其相對應的電位差)來接通或斷開電晶體Tr5的源極(第一端子X)與電晶體Tr2的柵極之間的電連接。電晶體Tr7的柵極與電晶體Tr5的柵極電連接。電晶體Tr7的源極或漏極與電晶體Tr5的源極(第一端子X) 電連接，電晶體Tr7的源極和漏極中不與第一端子X連接的端子與電晶體Tr2的柵極電連接。[動作]下面，參考圖觀 34對反相電路2的動作的一例進行說明。圖觀是示出反相電路2的動作的一例的波形圖。圖四 圖34是示出反相電路2的一系列動作的一例的電路圖。首先，當輸入電壓Vin為高電壓(Vddl)時，電晶體 1、 3、 4、ΤΓ6導通。於是， 電晶體Tr2的柵極電壓Vg2和源極電壓Vs2被充電至低電壓線LL的電壓VL ( = Vss)，並且電晶體Tr5的柵極電壓Vg5和源極電壓Vs5被充電至低電壓線LL的電壓VL ( = Vss)(參見圖觀和圖29)。由此，電晶體Tr2截止(Vgs2 = OV時截止的情況)，同時電晶體Tr5截止(Vgs5 = OV時截止的情況)，電壓Vss作為輸出電壓Vout輸出。此時，Vddl-Vss的電壓被充入電容元件C2。然後，當輸入電壓Vin從高電壓(Vddl)變(下降)為低電壓(Vss)時，電晶體Trl、 Tr3、Tr4、Tr6的柵極電壓Vgl、Vg3、Vg4、Vg6也從Vddl變(下降)為Vss (參見圖28、圖 30)。由此，電晶體Trl的柵極電壓Vgl的變化通過電容元件C2傳遞到電晶體Tr5的源極， 從而電晶體Tr5的源極電壓Vs5變化(下降)Δ VI』。而且，電晶體Trl的柵極電壓Vgl的變化還通過電容元件Cl、C2傳遞到電晶體Tr5的柵極，從而電晶體Tr5的柵極電壓Vg5變化(下降)Δ V2』。但是，此時電晶體Tr3、Tr4、Tr6導通。因此，電流從低電壓線LL流向電晶體Tr5的源極和柵極以及電晶體Tr7的源極和漏極，因而該電流將電晶體Tr5的源極和柵極以及電晶體Tr7的源極和漏極充電至Vss。這裡，由於電晶體Tr3、Tr4、Tr6的柵極電壓從Vddl變(下降)為Vss，因此電晶體Tr3、Tr4、Tr6的導通電阻逐漸增大，將電晶體Tr5的源極和柵極以及電晶體Tr7的源極和漏極充電至低電壓線LL的電壓VL所需的時間變長。而且，將電晶體Tr5的源極和柵極上的總電容進行比較時，由於電容元件C1、C2並聯連接於電晶體Tr5的源極，電容元件Cl、C2串聯連接於電晶體Tr5的柵極，因此電晶體 Tr5的源極的瞬變比電晶體Tr5的柵極的瞬變要慢。其結果，將電晶體Tr5的源極充電至低電壓線LL的電壓VL所需的時間比將電晶體Tr5的柵極充電至低電壓線LL的電壓VL所需的時間長。而且，當輸入電壓Vin大於等於Vss+Vth3，且大於等於Vss+Vth4時，電晶體Tr3、 Tr4在線性區域內動作。另一方面，當輸入電壓Vin小於Vss+Vth3，且小於Vss+Vth4時，電晶體Tr3、Tr4在飽和區域內動作。因此，雖然圖30所示的電流流入電晶體Tr5的源極和柵極，但電晶體Tr3、Tr4無法將各個點充電至電壓Vss。
最後，當輸入電壓Vin從Vddl變為Vss時，電晶體Tr5的柵極-源極間電壓Vgs5 變為Δ Vl-Δ V2(參見圖觀和圖31)。此時，在電晶體Tr5的柵極-源極間電壓Vgs5變為大於電晶體Tr5的閾值電壓Vth5的時刻，電晶體Tr5導通，開始從高電壓線LH2流出電流。 而且，此時電晶體Tr2的柵極電壓Vg2為Vss-Δ V3，電晶體Tr7在飽和區域內動作。在電晶體Tr5導通時，除了電晶體Tr4、Tr6之外，電晶體Tr5也使電晶體Tr5的源極電壓Vs5上升。而且，由於電容元件Cl連接在電晶體Tr5的柵極和源極之間，因此產生自舉現象，電晶體Tr5的柵極電壓Vg5也與電晶體Tr5的源極電壓Vs5的上升聯動地上升。然後，在電晶體Tr5的源極電壓Vs5和柵極電壓Vg5變為大於等於Vss_Vth3，且大於等於Vss-Vth4的時刻，電晶體Tr3、Tr4截止，當電晶體Tr5的源極電壓Vs5變為大於等於 Vss-VthB時，電晶體Tr6截止。其結果，來自電晶體Tr5的電流使電晶體Tr5的源極電壓 Vs5和柵極電壓Vg5上升。而且，通過電晶體Tr5的柵極電壓Vg5的上升，電晶體Tr7從飽和區域變為在線性區域內動作，並且電晶體Tr5的源極電壓Vs5和電晶體Tr2的柵極電壓 Vg2變為同電位。當經過一定時間後，電晶體Tr5的源極電壓Vs5(電晶體Tr2的柵極電壓Vg2)變為大於等於Vss+Vth2時，電晶體Tr2導通，開始從高電壓線LHl流出電流(參見圖28、圖 32)。其結果，輸出端子OUT的電壓Vout從Vss逐漸上升。電晶體Tr2的柵極電壓Vg2最終通過來自電晶體Tr5的電流上升至高電壓線LH2的電壓VH2 (參見圖觀和圖33)。這裡， 由於在驅動反相電路2時，高電壓線LH2的電壓VH2變為Vdd2，大於Vddl+Vth2，因此電晶體Tr2將高電壓線LHl的電壓VHl即Vddl輸出至輸出端子OUT。其結果，從輸出端子OUT 輸出Vddl (參見圖28和圖33)。然後，再經過一定時間之後，輸入電壓Vin從低電壓(Vss)變(上升)為高電壓 (Vddl)(參見圖28和圖34)。此時，在輸入電壓Vin低於Vss+Vth3、且低於Vss+Vth4的階段，電晶體Tr3、Tr4截止。因此通過電容元件Cl、C2的耦合輸入至電晶體Tr5的源極和柵極，從而電晶體Tr5的源極電壓Vs5和柵極電壓Vg5上升。然後，當輸入電壓Vin變為大於等於 Vss+Vthl、Vss+Vth3、Vss+Vth4 以及 Vss+Vth6 時，電晶體 Trl、Tr3、Tr4、Tr6 導通。因此，電流流向電晶體Tr2的源極(輸出端子OUT)以及電晶體Tr5的源極和柵極，因而該電流將這些源極和柵極充電至Vss。這裡，電晶體Tr7的柵極連接於電晶體Tr5的柵極。由於電容元件Cl、C2串聯連接於電晶體Tr5的柵極，因此電晶體Tr5的柵極的瞬變較快。由此，電晶體Tr7的柵極的瞬變也較快，電晶體Tr7較早地截止。由於電晶體Tr7截止，電晶體Tr2的柵極與電晶體Tr5 的源極相互斷開。其結果，如圖34所示，電晶體Tr6對電晶體Tr2的柵極進行充電，電晶體 Tr4對電晶體Tr5的源極進行充電。因此，電晶體Tr2的柵極的瞬變比電晶體Tr2的源極的瞬變快，電晶體Tr5的柵極的瞬變比電晶體Tr5的源極的瞬變快。其結果，在輸入電壓Vin 的上升沿，可以進一步縮短電晶體Trl和Tr2同時導通的時間，從而可以進一步減少在高電壓線LHl與低電壓線LL之間、以及高電壓線LH2與低電壓線LL之間流動的電流(貫通電流)。這樣，在本實施方式的反相電路2中，幾乎不存在電晶體Trl與電晶體Tr2同時導通的期間。因此，幾乎不存在在高電壓線LHl與低電壓線LL之間以及高電壓線LH2與低電壓線LL之間流動的電流(貫通電流)，因此可以抑制功耗。而且，當電晶體Trl、Tr3各自的柵極電壓從高電壓(Vddl)變(下降)為低電壓(Vss)時，輸出電壓Vout變為高電壓線LHl 側的電壓，當電晶體Trl、Tr3各自的柵極電壓從低電壓(Vss)變(上升)為高電壓(Vddl) 時，輸出電壓Vout為低電壓線LL側的電壓。由此，可以消除輸出電壓Vout的差異。其結果，例如可以降低每個像素電路中的驅動電晶體的閾值校正或遷移率校正的差異，從而可以降低每個像素的亮度差異。在上述各實施方式中，例如如圖35和圖36所示，也可以在電晶體Tr2的柵極與電晶體Tr2的源極(輸出端子OUT)之間設置用於自舉的電容元件C3。而且，在上述各實施方式中，例如如圖37和圖38所示，也可以在輸入端子IN與電晶體Tr3的柵極之間設置延遲元件3。延遲元件3用於將輸入至輸入端子IN的信號電壓的電壓波形延遲後的電壓輸入至電晶體Tr3的柵極。延遲元件3例如將電壓波形的下降沿比輸入到輸入端子IN的信號電壓的電壓波形的下降沿慢的電壓輸入至電晶體Tr3的柵極。另外，不僅電壓波形的下降沿，延遲元件3還可以使電壓波形的上升沿比輸入到輸入端子IN的信號電壓的電壓波形的上升沿慢。只是，這種情況下，延遲元件3要延遲輸入到輸入端子IN的信號電壓的電壓波形，以使下降沿比上升沿更慢。延遲元件3例如形成圖39㈧ 圖39⑶所示的電路結構。在圖39㈧中，延遲元件3構成為包括電容元件C4。電容元件C4的一端與電晶體Tr3的柵極電連接，電容元件 C4的另一端與低電壓線LL電連接。在圖39(B)中，延遲元件3構成為包括電晶體Tr9。電晶體Tr9為與電晶體Trl等的溝道型相同溝道型的電晶體，例如為η溝道MOS型TFT。電晶體Tr9的源極與電晶體Tr3 的柵極電連接，電晶體Tr9的漏極與輸入端子IN電連接。電晶體Tr9的柵極與高電壓線 LH3電連接。高電壓線LH3與輸出使電晶體Tr9進行導通截止動作的脈衝信號的電源(未圖示)電連接。在圖39(C)中，延遲元件3構成為包括上述電晶體Tr9以及電晶體TrlO。電晶體 TrlO是與電晶體Trl等的溝道型相同溝道型的電晶體，例如是η溝道MOS型TFT。電晶體 TrlO的柵極和源極與電晶體Tr3的柵極電連接，電晶體TrlO的漏極與輸入端子IN電連接。在圖39(D)中，延遲元件3構成為包括上述電晶體Tr9以及上述的電容元件C4。[動作和效果]圖40示出了本變形例所涉及的反相電路的動作的一例。此外，圖40中示出了採用具有圖39(D)所示的電路結構的延遲元件3時的波形。本變形例所涉及的反相電路的基本動作與圖20 圖25或圖觀 圖34所示的動作相同。與圖20 圖25或圖觀 圖34 所示的動作的區別之處在於輸入電壓Vin從高電壓(Vddl)變(下降)為低電壓(Vss)的時候、以及輸入電壓Vin從低電壓(Vss)變(上升)為高電壓(Vddl)的時候。當輸入電壓Vin從高電壓(Vddl)變(下降)為低電壓(Vss)時，電晶體Tr3、Tr4 的柵極電壓從Vddl變為Vss。在上述實施方式的反相電路1、2中，該電壓變化通過電容元件C2使電晶體Tr5的源極產生Δ Vl的電壓變化，並通過電容元件Cl、C2使電晶體Tr5的柵極產生ΔΥ2的電壓變化。這裡，向電晶體Tr5的柵極輸入M2的耦合量的原因在於電晶體Tr3的柵極電壓Vg3從Vddl下降至Vss，其結果是電晶體Tr3的導通電阻逐漸增大，
40將電晶體Tr5的柵極充電至Vss的瞬變變慢。換而言之，之所以向電晶體Tr5的柵極輸入 Δ V2的耦合量是因為在輸入耦合的定時電晶體Tr3從導通切換為截止。另一方面，在本變形例中，通過延遲元件3將通過如圖41所示地延遲輸入到輸入端子IN的信號電壓所得到的信號電壓輸入至電晶體Tr3的柵極。這樣，與直接將輸入電壓 Vin輸入至電晶體Tr3的柵極的情況相比，電晶體Tr3的截止點(導通與截止的切換點)推遲。也就是說，電晶體Tr3在通過電容元件C2輸入耦合的定時也是導通的(參見圖42)。 因此，可以使最終輸入到電晶體Tr5的柵極的耦合量(AV2)比現有技術小，從而可以增大電晶體Tr5的柵極-源極間電壓Vgs5。其結果，可以實現反相電路的高速化。在本變形例中，當輸入電壓Vin從低電壓(Vss)變(上升)為高電壓(Vddl)時， 同樣通過延遲元件3將通過如圖41所示地延遲輸入到輸入端子IN的信號電壓所得到的信號電壓輸入至電晶體Tr3的柵極。因此，電晶體Tr3的截止點推遲，因而電晶體Trl導通之後，電晶體Tr3才導通，從而當輸出電壓Vout處於變化狀態時，電流(貫通電流)有可能從高電壓線LHl流向低電壓線LL。但實際上，考慮到電晶體Tr3的導通動作點以及輸入到電晶體Tr3的柵極的信號電壓的波形，則即使輸入到電晶體Tr3的信號電壓延遲，如圖42所示，在上升沿，電晶體Tr3的導通時間仍是幾乎不變的，相反在下降沿，電晶體Tr3的截止時間發生很大變化。因此，上述貫通電流的流動期間非常之短，本變形例所涉及的反相電路的功耗基本與反相電路1、2的功耗相同。另外，在上述各實施方式中，向電晶體Tr5的源極和柵極輸入由輸入電壓Vin的變化引起的耦合，並利用電晶體Tr5的源極與柵極的瞬變差而使電晶體Tr5的柵極-源極間電壓Vgs5成為大於等於電晶體Tr5的閾值電壓Vth5的值。此時，雖然高電壓線LHl側的電壓作為輸出電壓Vout輸出至輸出端子OUT，但輸出端子OUT的瞬變極大地依存於電晶體 Tr2的柵極-源極間電壓Vgs2。也就是說，當電晶體Tr2的柵極-源極間電壓Vgs2快速變大時，輸出電壓Vout上升沿變快，當電晶體Tr2的柵極-源極間電壓Vgs2緩慢變大時，輸出電壓Vout的上升沿也變慢。因此，在實現反相電路的高速化時，只要使電晶體Tr2的柵極-源極間電壓Vgs2 上升沿變快即可，其方法例如可以考慮增大電容元件C2的電容。但是，電容元件C2的電容增大時，反相電路所佔的面積也會變大。其結果，例如在有機EL顯示裝置中將增大了電容元件C2的電容的反相電路用於掃描器等中時，顯示面板中周圍部分(框架，frame)所佔的面積變大，可能會阻礙窄框化的實現。而且，電容元件C2的電容增大時，電晶體Tr2的源極 (輸出端子OUT)會產生大於AVl的電壓變化，而電晶體Tr2的柵極也會相應地產生大於 AV2的電壓變化。其結果，雖然電容元件C2的電容增大了，但電晶體Tr2的柵極-源極間電壓Vgs2的值基本與△ Vl-Δ V2相同，電容元件C2的電容增大並未給反相電路的高速化帶來什麼貢獻。而本變形例中，通過延遲元件3將通過如圖41所示地延遲輸入到輸入端子IN的信號電壓所得到的信號電壓輸入至電晶體Tr3的柵極。這樣，可以實現反相電路的高速化， 而不用增大電容元件C2的電容。而且，在上述各實施方式及其變形例中，電晶體Trl TrlO由η溝道MOS型TFT 形成，例如也可以由P溝道MOS型TFT形成。但是，這種情況下，電晶體Trl TrlO從低電壓變(上升)為高電壓時的過渡響應與電晶體Trl TrlO從高電壓變(下降)為低電壓
41時的過渡響應彼此相反。而且，高電壓線LHl要替換為低電壓線LL1，高電壓線LH2要替換為低電壓線LL2，並且低電壓線LL要替換為高電壓線LH。另外，在這種情況下，低電壓線LL1、LL2與輸出比高電壓線LH的電壓低的電壓 (恆定電壓)的電源(未圖示)相連接。在驅動反相電路時，低電壓線LLl的電壓為Vssl， 在驅動反相電路時，低電壓線LL2的電壓為Vss2(彡Vssl-Vth2)。另一方面，高電壓線LH 與輸出比低電壓線LL1、LL2的電壓高的電壓(恆定電壓)的電源(未圖示)相連接，在驅動反相電路時，高電壓線LH的電壓為電壓Vdd( > Vssl)。[結構]圖43示出了本發明的第五實施方式所涉及的反相電路1的整體結構的一例。反相電路1用於從輸出端子OUT輸出與輸入到輸入端子IN的脈衝信號的信號波形(例如參見圖44(A))基本相反的脈衝信號(例如參見圖44(B))。反相電路1優選形成在非晶矽或非晶氧化物半導體上，例如包括同一溝道型的七個電晶體Trl Tr7。除了上述七個電晶體Trl Tr7之外，反相電路1還包括三個電容元件Cl C3以及輸入端子IN和輸出端子 OUT，從而構成7Tr3C的電路結構。電晶體Trl相當於本發明中的「第一電晶體」的一個具體示例，電晶體Tr2相當於本發明中的「第二電晶體」的一個具體示例，電晶體Tr3相當於本發明中的「第三電晶體」的一個具體示例。並且，電晶體Tr4相當於本發明中的「第四電晶體」的一個具體示例，電晶體Tr5相當於本發明中的「第五電晶體」的一個具體示例。此外，電晶體Tr6相當於本發明中的「第六電晶體」的一個具體示例，電晶體Tr7相當於本發明中的「第七電晶體」的一個具體示例。而且，電容元件Cl相當於本發明中的「第一電容元件」的一個具體示例，電容元件C2相當於本發明中的「第二電容元件」的一個具體示例，電容元件C3相當於本發明中的 「第三電容元件」的一個具體示例。電晶體Trl Tr7為同一溝道型的薄膜電晶體(TFT)，例如為η溝道MOS (金屬氧化膜半導體=Metal Oxide Semiconductor)型的薄膜電晶體(TFT)。電晶體Trl例如根據輸入端子IN的電壓(輸入電壓Vin)與低電壓線LL的電壓VL之間的電位差Vgsl(或與其相對應的電位差)來接通或斷開輸出端子OUT與低電壓線LL之間的電連接。電晶體Trl的柵極與輸入端子IN電連接，電晶體Trl的源極或漏極與低電壓線LL電連接，電晶體Trl的源極和漏極中不與低電壓線LL連接的端子與輸出端子OUT電連接。電晶體Tr2根據電晶體Tr7的源極或漏極中不與高電壓線LH連接的端子(端子A)的電壓Vs7和輸出端子OUT 的電壓(輸出電壓Vout)之間的電位差Vgs2(或與其相對應的電位差)來接通或斷開高電壓線LH與輸出端子OUT之間的電連接。電晶體Tr2的柵極與電晶體Tr7的端子A電連接。 電晶體Tr2的源極或漏極與輸出端子OUT電連接，電晶體Tr2的源極和漏極中不與輸出端子OUT連接的端子與高電壓線LH電連接。電晶體Tr3根據輸入電壓Vin與低電壓線LL的電壓VL之間的電位差Vgs3 (或與其相對應的電位差)來接通或斷開電晶體Tr5的柵極與低電壓線LL之間的電連接。電晶體Tr3的柵極與輸入端子IN電連接。電晶體Tr3的源極或漏極與低電壓線LL電連接，電晶體Tr3的源極和漏極中不與低電壓線LL連接的端子與電晶體Tr5的柵極電連接。電晶體Tr4根據輸入電壓Vin與低電壓線LL的電壓VL之間的電位差Vgs4 (或與其相對應的電位差)來接通或斷開電晶體Tr5的源極和漏極中不與高電壓線LH連接的端子(端子F)與低電壓線LL之間的電連接。電晶體Tr4的柵極與輸入端子IN電連接。電晶體Tr4的源極或漏極與低電壓線LL電連接，電晶體Tr4的源極和漏極中不與低電壓線LL連接的端子與電晶體Tr5的端子F電連接。電晶體Tr5根據輸電容元件Cl的端子間電壓Vgs5(或與其相對應的電位差)來接通或斷開高電壓線LH與端子F之間的電連接。電晶體Tr5的柵極與電晶體Tr3的源極和漏極中不與低電壓線LL連接的端子電連接。電晶體Tr5的源極或漏極與高電壓線LH電連接。電晶體Tr5的源極和漏極中不與高電壓線LH連接的端子(端子F)與電晶體Tr7的柵極以及電晶體Tr4的源極和漏極中不與低電壓線LL連接的端子電連接。電晶體Tr6根據輸入電壓Vin與低電壓線LL的電壓VL之間的電位差Vgs6 (或與其相對應的電位差)來接通或斷開電晶體Tr7的源極和漏極中不與高電壓線LH連接的端子(端子A)與低電壓線LL之間的電連接。電晶體Tr6的柵極與輸入端子IN電連接。電晶體Tr6的源極或漏極與低電壓線LL電連接，電晶體Tr6的源極和漏極中不與低電壓線 LL連接的端子與電晶體Tr7的端子A電連接。也就是說，電晶體Trl、Tr3、Tr4和Tr6連接於同一條電壓線(低電壓線LL)。因此，電晶體Trl的靠低電壓線LL側的端子、電晶體Tr3 的靠低電壓線LL側的端子、電晶體Tr4的靠低電壓線LL側的端子以及電晶體Tr6的靠低電壓線LL側的端子彼此為相同電位。電晶體Tr7根據電晶體Tr5的源極或漏極中不與高電壓線LH連接的端子(端子F)的電壓Vs5與電晶體Tr2的柵極電壓Vg2之間的電位差 Vgs7 (或與其相對應的電位差)來接通或斷開高電壓線LH與電晶體Tr2的柵極之間的電連接。電晶體Tr7的柵極與電晶體Tr5的端子F電連接。電晶體Tr7的源極或漏極與電晶體 Tr2的柵極電連接，電晶體Tr7的源極和漏極中不與電晶體Tr2的柵極連接的端子與高電壓線LH電連接。也就是說，電晶體Tr2、Tr5和Tr7連接於同一條電壓線(高電壓線LH)。因此，電晶體Tr2的靠高電壓線LH側的端子、電晶體Tr5的靠高電壓線LH側的端子以及電晶體Tr7的靠高電壓線LH側的端子彼此為相同電位。低電壓線LL相當於本發明中的「第一電壓線」、「第三電壓線」、「第四電壓線」、「第六電壓線」的一個具體示例。高電壓線LH相當於本發明中的「第二電壓線」、「第五電壓線」、 「第七電壓線」的一個具體示例。高電壓線LH與輸出比低電壓線LL的電壓VL高的電壓(恆定電壓)的電源(未圖示)相連接。在驅動反相電路1時，高電壓線LH的電壓為Vdd。Vdd為與施加到輸入端子IN的信號電壓(輸入電壓Vin)的高電壓相同的電壓值。另一方面，低電壓線LL與輸出比高電壓線LH的電壓VH低的電壓(恆定電壓)的電源(未圖示)相連接，在驅動反相電路1時，低電壓線LL的電壓VL為電壓Vss (< Vdd)。電容元件Cl、C2串聯地插入於輸入端子IN與電晶體Tr5的柵極之間。電容元件 Cl與電容元件C2的電連接點D與電晶體Tr5的端子F電連接。電容元件Cl插入於電晶體Tr5的柵極側，電容元件C2插入於電晶體Trl的柵極側。電容元件C2的電容大於電容元件Cl的電容。電容元件Cl、C2各自的電容優選滿足下式(1)。如果電容元件C1、C2滿足數學式(1)，則在下述的輸入電壓Vin下降沿，可以使電晶體Tr5的柵極_源極間電壓大於等於其閾值電壓Vth5，從而可以使電晶體Tr5處於導通狀態。其結果，輸出電壓Vout可以從低變高。
C2 (Vdd-Vss)/(C1+C2) > Vth5 · · · (1)這裡，包括電容元件Cl和C2的電路部分在反相電路1中構成控制元件10。例如如圖43所示，控制元件10具有與輸入端子IN電連接的端子P1、與電晶體Tr5的端子F電連接的端子P2以及與電晶體Tr5的柵極電連接的端子P3。端子Pl相當於本發明中的「第二端子」的一個具體示例，端子P2相當於本發明中的「第三端子」的一個具體示例，端子P3相當於本發明中的「第四端子」的一個具體示例。例如當下降沿電壓輸入於端子Pl時，控制元件10使端子P2的瞬變慢於端子P3 的瞬變。具體地，例如當下降沿電壓輸入於輸入端子IN時，控制元件10使電晶體Tr5的源極的瞬變比電晶體Tr5的柵極的瞬變慢。另外，將控制元件10的動作與下述的反相電路1 的動作一併描述。電晶體Tr5的源極相當於本發明中的「第一端子」的一個具體示例。[動作]下面，參考圖45 51對反相電路1的動作例進行說明。圖45是示出反相電路1 的動作例的波形圖。圖46 圖51是示出反相電路1的一系列動作的一例的電路圖。首先，當輸入電壓Vin為高電壓(Vdd)時，電晶體1^1、1^3、1^4、Tr6導通。因此， 電晶體Tr2、Tr5、Tr7的柵極電壓Vg2、Vg5、Vg7和源極電壓Vs2、Vs5、Vs7被充電至低電壓線 LL的電壓VL( = Vss)(參見圖45和圖46)。由此，電晶體Tr2、Tr5、Tr7截止(Vgs2、Vgs5、 Vgs7 = OV時截止的情況)，電壓Vss被作為輸出電壓Vout輸出。此時，Vdd-Vss這樣的電壓被充入電容元件C2。然後，當輸入電壓Vin從高電壓(Vdd)變(下降)為低電壓(Vss)時，電晶體Trl、 Tr3、Tr4、Tr6的柵極電壓Vgl、Vg3、Vg4、Vg6也從Vdd變(下降)為Vss (參見圖45、圖47)。 由此，電晶體Trl的柵極電壓Vgl的變化通過電容元件C2傳遞到電晶體Tr7的柵極，從而電晶體Tr7的柵極電壓Vg7變化(下降)Δ VI』。而且，電晶體Trl的柵極電壓Vgl的變化還通過電容元件Cl、C2傳遞到電晶體Tr5的柵極，從而電晶體Tr5的柵極電壓Vg5變化(下降)AV2，。但是，此時電晶體Trl、Tr3、Tr4、Tr6導通。因此，電流從低電壓線LL流向電晶體Tr2、Tr5、Tr7的源極和柵極，所以該電流將電晶體Tr2、Tr5、Tr7的源極和柵極充電至 Vss0這裡，由於電晶體Trl、Tr3、Tr4、Tr6的柵極電壓從Vdd變(下降)為Vss，因此電晶體Trl、Tr3、Tr4、Tr6的導通電阻逐漸增大，將電晶體Tr2、Tr5、Tr7的源極和柵極充電至低電壓線LL的電壓VL所需的時間變長。而且，將電晶體Tr5的源極和柵極上的總電容進行比較時，由於電容元件C1、C2並聯連接於電晶體Tr5的源極，電容元件Cl、C2串聯連接於電晶體Tr5的柵極。因此電晶體 Tr5的源極的瞬變比電晶體Tr5的柵極的瞬變要慢。其結果，將電晶體Tr5的源極充電至低電壓線LL的電壓VL所需的時間比將電晶體Tr5的柵極充電至低電壓線LL的電壓VL所需的時間長。而且，當輸入電壓Vin大於等於Vss+Vth3，且大於等於Vss+Vth4時，電晶體Tr3、 Tr4在線性區域內動作。此外，Vth3為電晶體Tr3的閾值電壓，Vth4為電晶體Tr4的閾值電壓。另一方面，當輸入電壓Vin小於Vss+Vth3，且小於Vss+Vth4時，電晶體Tr3、Tr4在飽和區域內動作。因此，雖然圖47所示的電流流入電晶體Tr5的源極和柵極，但電晶體Tr3、 Tr4無法將各個點充電至電壓Vss。
最後，當輸入電壓Vin從Vdd變為Vss時，電晶體Tr5的柵極-源極間電壓Vgs5變為Δ Vl-Δ V2(參見圖45和圖48)。此時，在電晶體Tr5的柵極-源極間電壓Vgs5變為大於電晶體Tr5的閾值電壓Vth5的時間點，電晶體Tr5導通，開始從高電壓線LH流出電流。在電晶體Tr5導通時，除了電晶體Tr4之外，電晶體Tr5也使電晶體Tr5的源極電壓Vs5上升。而且，由於電容元件Cl連接在電晶體Tr5的柵極和源極之間，因此產生自舉現象，電晶體Tr5的柵極電壓Vg5也與電晶體Tr5的源極電壓Vs5的上升聯動地上升。 然後，在電晶體Tr5的源極電壓Vs5和柵極電壓Vg5變為大於等於Vss_Vth3，且大於等於 Vss-Vth4的時刻，電晶體Tr3、Tr4截止，電晶體Tr5的源極電壓Vs5和柵極電壓Vg5僅隨著電晶體Tr5上升。當經過一定時間後，電晶體Tr5的源極電壓Vs5(電晶體Tr7的柵極電壓Vg7)變為大於等於Vss+Vth7時，電晶體Tr7導通，電流開始流入電晶體Tr7 (參見圖45、圖49)。 Vth7為電晶體Tr7的閾值電壓。其結果，電晶體Tr7的源極電壓Vs7 (電晶體Tr2的柵極電壓Vg^從Vss逐漸上升。這裡，對電晶體Tr2的柵極電壓Vg2和源極電壓Vs2進行考慮。電容元件C3連接在電晶體Tr2的柵極和源極之間。通過該電容元件C3產生自舉現象，從而電晶體Tr2的源極電壓Vs2與電晶體Tr2的柵極電壓Vg2聯動變化。電晶體Tr2的柵極電壓Vg2隨著來自電晶體Tr7的電流以及電晶體Tr2的源極電壓Vs2的上升而上升。因此，與電晶體Tr2的柵極電壓Vg2僅隨電晶體Tr2的電流上升的情況相比，電晶體Tr2的柵極的瞬變更快。其結果，電晶體Tr2的柵極-源極間電壓Vgs2逐漸增大。這時，由於電晶體Tr5導通，因此電晶體Tr7的柵極電壓Vg7隨著電晶體Tr7的源極電壓Vs7的上升而最終變為高電壓線LH的電壓VH( = Vdd)。由此，在電晶體Tr2的柵極電壓Vg2(電晶體Tr7的源極電壓Vs7)上升的同時，來自電晶體Tr7的電流變小。如果考慮電晶體Tr7的柵極-源極間電壓Vgs7變為電晶體Tr7的閾值電壓Vth7的時候，則此時從高電壓線LH流出的電流變得相當小，電晶體Tr2的柵極電壓Vg2幾乎不會隨著電晶體Tr7 的電流而變化。但是，由於此時電晶體Tr2為導通狀態，並且電晶體Tr2的源極電壓Vs2上升，因此通過自舉動作，電晶體Tr2的柵極電壓Vg2也繼續上升。其結果，電晶體Tr7完全截止。這時，電晶體Tr2的柵極-源極間電壓Vgs2為AVx。此時，如果AVx大於電晶體Tr2 的閾值電壓Vth2，則電晶體Tr7截止後電晶體Tr2的柵極電壓Vg2和源極電壓Vs2也會繼續上升，最終高電壓線LH的電壓VH ( = Vdd)被作為Vout輸出(參見圖45和圖50)。然後，再經過一定時間之後，輸入電壓Vin從低電壓(Vss)變(上升)為高電壓 (Vdd)(參見圖45和圖51)。此時，在輸入電壓Vin低於Vss+Vth3、且低於Vss+Vth4的階段，電晶體Tr3、Tr4截止。因此通過電容元件Cl、C2的耦合輸入至電晶體Tr5的源極和柵極，從而電晶體Tr5的源極電壓Vs5和柵極電壓Vg5上升。然後，當輸入電壓Vin變為大於等於 Vss+Vthl、Vss+Vth3、Vss+Vth6 以及 Vss+Vth4 時，電晶體 Trl、Tr3、Tr4、Tr6 導通。因此，電流流向電晶體Tr2的源極(輸出端子OUT)和柵極、以及電晶體Tr5的源極和柵極，因而該電流將這些源極和柵極充電至Vss。這裡，由於電晶體Trl、Tr3、Tr4、Tr6的柵極電壓Vgl、Vg3、Vg4、Vg6從Vss變(上升)為Vdd，因此電晶體Trl、Tr3、Tr4、Tr6的導通電阻逐漸變小，將電晶體Tr2、Tr5的源極和柵極充電至低電壓線LL的電壓VL所需的時間相對變短。最終，電晶體Tr2的源極電壓
45Vs2以及電晶體Tr5的源極電壓Vs5和柵極電壓Vg5變為Vss，並從輸出端子輸出Vss (參見圖45和圖46)。如上所述，在本實施方式的反相電路1中，從輸出端子OUT輸出與輸入到輸入端子 IN的脈衝信號的信號波形(例如參見圖44(A))基本相反的脈衝信號(例如參見圖44(B))。[效果]另外，例如如圖72所示的現有的反相電路200形成串聯連接了兩個η溝道MOS型電晶體Trl、Tr2的單溝道型電路結構。例如如圖73所示，在反相電路200中，當輸入電壓 Vin為Vss時，輸出電壓Vout不是Vdd，而是Vdd-Vth2。也就是說，輸出電壓Vout中包含電晶體Tr2的閾值電壓Vth2，輸出電壓Vout受到電晶體Tr2的閾值電壓Vth2的差異的很大影響。因此，例如如圖74中的反相電路300所示，可以考慮將電晶體Tr2的柵極與漏極相互電分離，並將電晶體Tr2的柵極與施加有比漏極的電壓Vdd更高的電壓 Vdd2(彡Vdd+Vth2)的高電壓配線LH2連接。而且，例如可以考慮圖75中的反相電路400 所示的自舉型電路結構。但是，在圖72、圖74、圖75所示的任一電路中，甚至在輸入電壓Vin為高電壓、即輸出電壓Vout為低電壓時，電流(貫通電流)也通過電晶體Trl、Tr2從高電壓配線LH側流向低電壓配線LL側。其結果，導致反相電路的功耗增大。而且，在圖72、圖74、圖75所示的電路中，例如如圖73(B)中的虛線所包圍之處所示，當輸入電壓Vin變為Vdd時，輸出電壓Vout並不是Vss，輸出電壓Vout的波峰值出現差異。因此，例如將這些反相電路用於有源矩陣型有機EL顯示裝置中的掃描器時，每個像素電路中的驅動電晶體的閾值校正或遷移率校正都會產生差異，該差異將導致亮度差異。另一方面，在本實施方式中的反相電路1中，在電晶體Tr5的柵極與低電壓線LL 之間、電晶體Tr7的柵極與低電壓線LL之間、電晶體Tr2的柵極與低電壓線LL之間、以及電晶體Tr2的源極與低電壓線LL之間設有根據輸入電壓Vin與低電壓線LL的電壓VL之間的電位差進行導通截止動作的電晶體Trl、Tr3、Tr4、Tr6。由此，當電晶體Trl、Tr3、Tr4、 Tr6各自的柵極電壓從高電壓(Vdd)變(下降)為低電壓(Vss)時，電晶體Trl、Tr3、Tr4、 Tr6各自的導通電阻逐漸變大，從而將電晶體Tr2、Tr5, Tr7的柵極和源極充電至低電壓線 LL的電壓VL所需的時間變長。此外，當電晶體Trl、Tr3, Tr4、Tr6各自的柵極電壓從低電壓(Vss)變(上升)為高電壓(Vdd)時，電晶體Trl、Tr3、Tr4、Tr6各自的導通電阻逐漸變小，從而將電晶體Tr2、Tr5, Tr7的柵極和源極充電至低電壓線LL的電壓VL所需的時間變短。而且，在本發明中，在輸入端子IN與電晶體Tr5的柵極之間插入有相互串聯連接的第一電容元件和第二電容元件。而且，電晶體Tr5的源極電連接在電容元件Cl與電容元件C2 之間。因此，電容元件Cl和電容元件C2並聯連接於電晶體Tr5的源極，電容元件Cl和電容元件C2串聯連接於電晶體Tr5的柵極。其結果，電晶體Tr5的源極的瞬變比電晶體Tr5 的柵極的瞬變要慢。因此，當電晶體Tr3、電晶體Tr4、電晶體Tr6以及電晶體Trl各自的柵極電壓從高電壓(Vdd)變(下降)為低電壓(Vss)時，電晶體Tr5的柵極-源極間電壓 Vgs5大於電晶體Tr5的閾值電壓Vth5，從而電晶體Tr5導通，緊接著電晶體Tr4截止。此時，電晶體Tr7導通，同時電晶體Tr4截止，電晶體Tr2導通，同時電晶體Tr6截止，然後電晶體Tr7截止。其結果，輸出電壓Vout為高電壓線LH側的電壓。並且，當電晶體Tr3、電晶體Tr4、電晶體Tr6以及電晶體Trl各自的柵極電壓從低電壓(Vss)變(上升)為高電壓 (Vdd)時，電晶體Tr3、Tr4、Tr6導通，緊接著電晶體Tr5截止。此時，由於電晶體Tr2截止的同時電晶體Trl導通，因此輸出電壓為第一電壓線側的電壓。這樣，在本實施方式的反相電路1中，幾乎不存在電晶體Trl與電晶體Tr2同時導通的期間或電晶體Tr4與電晶體Tr5同時導通的期間或電晶體Tr6與電晶體Tr7同時導通的期間。因此，幾乎不存在通過電晶體Trl和Tr2、電晶體Tr4和Tr5、或電晶體Tr6和Tr7 在高電壓線LH和低電壓線LL之間流動的電流(貫通電流)。因此可以抑制功耗。而且，當電晶體Trl、Tr3、Tr4、Tr6各自的柵極電壓從高電壓(Vdd)變(下降)為低電壓(Vss)時， 輸出電壓Vout為高電壓線LH側的電壓，當電晶體Tr 1、Tr3、Tr4、Tr6各自的柵極電壓從低電壓(Vss)變(上升)為高電壓(Vdd)時，輸出電壓Vout為低電壓線LL側的電壓。由此， 可以消除輸出電壓Vout的差異。其結果，例如可以降低每個像素電路中的驅動電晶體的閾值校正或遷移率校正的差異，從而可以降低每個像素的亮度差異。而且，在本實施方式中，由於電容元件Cl和C2不與輸出端子OUT直接連接，因此輸入到電晶體Tr5的柵極和源極上的耦合量不會受到輸出級的寄生電容的影響。由此，可以增大電晶體Tr5的柵極-源極間電壓Vgs5，因此可以實現反相電路1的高速化。而且，在本實施方式中，反相電路1的低電壓側和高電壓側上分別僅設置了一條電壓線，而且在驅動反相電路1時，作為高電壓側的電壓線的高電壓線LH的電壓為與施加到輸入端子IN的信號電壓(輸入電壓Vin)的高電壓相同的電壓值。因此，反相電路1的耐壓可以與圖72、圖74、圖75所示的現有反相電路的耐壓相同，無需提高反相電路1的耐壓。因此，反相電路1中的元件無需使用耐壓高的元件，而且也不會因耐壓不佳而使良品率下降，因而能夠抑制生產成本。而且，在本實施方式中，反相電路1中僅設置了最低數量的電壓線，而且，即使不增大電容元件C2的電容，也能如上所述地實現反相電路1的高速化。因此，例如在有機EL 顯示裝置中將反相電路1用於掃描器等中時，可以減小顯示面板中周圍部分(框架)所佔的面積，可以實現窄框化。圖52示出了本發明的第六實施方式所涉及的反相電路2的整體結構的一例。與上述實施方式的反相電路1 一樣，反相電路2也從輸出端子OUT輸出與輸入到輸入端子IN 的脈衝信號的信號波形(例如如圖44(A))基本相反的脈衝信號(例如如圖44(B))。反相電路2是在上述實施方式的反相電路1中增大電容元件C3的電容並在輸出端子OUT與低電壓線LL之間設置輔助電容Csub的電路，這就是反相電路2與上述實施方式的反相電路 1的結構的區別。下面，首先對上述實施方式的反相電路1中可能產生的問題進行說明，然後對本實施方式的反相電路2的特徵部分進行說明。另外，輔助電容Csub相當於本發明中的「第四電容元件」的一個具體示例。[問題]對上述實施方式的反相電路1中的電晶體Tr2的柵極電壓Vg2和源極電壓Vs2 (輸出電壓Vout)進行考慮。如上所述，電晶體Tr2的柵極電壓Vg2隨著來自電晶體Tr7的電流和通過電容元件C3的電晶體Tr2的源極電壓Vs2的上升而上升。此時，由於電晶體Tr2 的柵極電壓Vg2上升的同時來自電晶體Tr7的電流逐漸減小，因此電晶體Tr7截止後，電晶體Tr2的柵極電壓Vg2僅隨著電晶體Tr2的源極電壓Tr2的上升而上升。在反相電路1中， 電晶體Tr2的柵極上存在如圖53所示的寄生電容Cgs2、Cgd2。因此，如數學式1所示，電晶體Tr2的柵極電壓Vg2的變化量AVg相對於電晶體Tr2的源極電壓Vs2的變化量AVs 以一定的比例g變化。該比例g稱為自舉增益。數學式權利要求
1.一種反相電路，其包括互為同一溝道型的第一電晶體、第二電晶體及第三電晶體； 第一電容元件及第二電容元件；以及輸入端子及輸出端子，其中，所述第一電晶體根據所述輸入端子的電壓與第一電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開所述輸出端子與所述第一電壓線之間的電連接，· ·所述第二電晶體根據所述第二電晶體的柵極電壓與所述輸出端子的電壓之間的電位差或與此相當的電位差，建立或斷開第二電壓線與所述輸出端子之間的電連接，所述第三電晶體根據所述輸入端子的電壓與第三電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開所述第二電晶體的柵極與所述第三電壓線之間的電連接，所述第一電容元件以及所述第二電容元件串聯插入所述輸入端子與所述第二電晶體的柵極之間，所述第一電容元件和所述第二電容元件之間的電連接點電連接於所述輸出端子。
2.一種反相電路，其包括互為同一溝道型的第一電晶體、第二電晶體及第三電晶體； 第一電容元件及第二電容元件；以及輸入端子及輸出端子，其中，所述第一電晶體的柵極電連接於所述輸入端子，所述第一電晶體的漏極或源極電連接於第一電壓線，所述第一電晶體的漏極以及源極中的未連接於所述第一電壓線的端子電連接於所述輸出端子，所述第二電晶體的漏極或源極電連接於第二電壓線，所述第二電晶體的漏極以及源極中的未連接於所述第二電壓線的端子電連接於所述輸出端子，所述第三電晶體的柵極電連接於所述輸入端子，所述第三電晶體的漏極或源極電連接於第三電壓線，所述第三電晶體的漏極以及源極中的未連接於所述第三電壓線的端子電連接於所述第二電晶體的柵極，所述第一電容元件以及所述第二電容元件串聯插入所述輸入端子與所述第二電晶體的柵極之間，所述第一電容元件和所述第二電容元件之間的電連接點電連接於所述輸出端子。
3.根據權利要求1或2所述的反相電路，其中， 所述第二電容元件被插入在所述第一電晶體的柵極側， 所述第二電容元件的電容大於所述第一電容元件的電容。
4.根據權利要求3所述的反相電路，其中，所述第一電容元件以及所述第二電容元件各自的電容滿足下式C2(Vdd-Vss)/(C1+C2) > Vth2,其中，Cl 所述第一電容元件的電容，C2 所述第二電容元件的電容，Vdd 所述第二電壓線的電壓，Vss 所述第一電壓線的電壓，Vth2 所述第二電晶體的閾值電壓。
5.根據權利要求2所述的反相電路，其中，所述第一電壓線和所述第三電壓線具有相互相同的電位。
6.根據權利要求5所述的反相電路，其中，所述第二電壓線連接於用於輸出比所述第一電壓線以及所述第三電壓線的電壓高的電壓的電源。
7.根據權利要求2所述的反相電路，還包括延遲元件，用於向所述第三電晶體的柵極輸入使輸入所述輸入端子的信號電壓的波形延遲的電壓。
8.一種反相電路，其包括互為同一溝道型的第一電晶體、第二電晶體及第三電晶體； 輸入端子以及輸出端子；以及控制元件，包括電連接於所述輸入端子的第一端子、電連接於所述輸出端子的第二端子以及電連接於所述第二電晶體的柵極的第三端子，所述控制元件當下降沿電壓或上升沿電壓輸入所述第一端子時，使所述第二端子的瞬變慢於所述第三端子的瞬變，其中，所述第一電晶體根據所述輸入端子的電壓與第一電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開所述輸出端子與所述第一電壓線之間的電連接，· ·所述第二電晶體根據所述第二電晶體的柵極電壓與所述輸出端子的電壓之間的電位差或與此相當的電位差，建立或斷開第二電壓線與所述輸出端子之間的電連接，所述第三電晶體根據所述輸入端子的電壓與第三電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開所述第二電晶體的柵極與所述第三電壓線之間的電連接。
9.一種反相電路，其包括互為同一溝道型的第一電晶體、第二電晶體及第三電晶體； 輸入端子以及輸出端子；以及控制元件，包括電連接於所述輸入端子的第一端子、電連接於所述輸出端子的第二端子以及電連接於所述第二電晶體的柵極的第三端子，所述控制元件當下降沿電壓或上升沿電壓輸入所述第一端子時，使所述第二端子的瞬變慢於所述第三端子的瞬變，其中，所述第一電晶體的柵極電連接於所述輸入端子，所述第一電晶體的漏極或源極電連接於第一電壓線，所述第一電晶體的漏極以及源極中的未連接於所述第一電壓線的端子電連接於所述輸出端子，所述第二電晶體的漏極或源極電連接於第二電壓線，所述第二電晶體的漏極以及源極中的未連接於所述第二電壓線的端子電連接於所述輸出端子，所述第三電晶體的柵極電連接於所述輸入端子，所述第三電晶體的漏極或源極電連接於第三電壓線，所述第三電晶體的漏極以及源極中的未連接於所述第三電壓線的端子電連接於所述第二電晶體的柵極。
10.一種顯示裝置，其包括顯示部，包括行狀配置的多個掃描線、列狀配置的多個信號線以及矩陣狀配置的多個像素；以及驅動部，用於驅動各像素，所述驅動部包括按每個所述掃描線設置的多個反相電路，所述反相電路包括互為同一溝道型的第一電晶體、第二電晶體及第三電晶體； 第一電容元件及第二電容元件；以及輸入端子及輸出端子，其中，所述第一電晶體的柵極電連接於所述輸入端子，所述第一電晶體的漏極或源極電連接於第一電壓線，所述第一電晶體的漏極以及源極中的未連接於所述第一電壓線的端子電連接於所述輸出端子，所述第二電晶體的漏極或源極電連接於第二電壓線，所述第二電晶體的漏極以及源極中的未連接於所述第二電壓線的端子電連接於所述輸出端子，所述第三電晶體的柵極電連接於所述輸入端子，所述第三電晶體的漏極或源極電連接於第三電壓線，所述第三電晶體的漏極以及源極中的未連接於所述第三電壓線的端子電連接於所述第二電晶體的柵極，所述第一電容元件以及所述第二電容元件串聯插入所述輸入端子與所述第二電晶體的柵極之間，所述第一電容元件和所述第二電容元件之間的電連接點電連接於所述輸出端子。
11.一種反相電路，其包括互為同一溝道型的第一電晶體及第二電晶體；以及第一電容元件及第二電容元件，其中，所述第一電晶體以及所述第二電晶體串聯連接在第一電壓線與第二電壓線之間，所述第一電容元件以及所述第二電容元件串聯插入第一電晶體的柵極與第二電晶體的柵極之間，所述第一電容元件和所述第二電容元件之間的電連接點電連接於所述輸出端子， 所述第二電容元件被插入到所述第一電晶體的柵極側， 所述第二電容元件的電容大於所述第一電容元件的電容。
12.根據權利要求11所述的反相電路，其中， 所述反相電路還包括第三電晶體，所述第三電晶體連接在第二電晶體的柵極與第三電壓線之間， 所述第三電晶體的柵極電連接於所述第一電晶體的柵極。
13.一種反相電路，其包括互為同一溝道型的第一電晶體、第二電晶體、第三電晶體、第四電晶體及第五電晶體； 第一電容元件及第二電容元件；以及輸入端子及輸出端子，其中，所述第一電晶體根據所述輸入端子的電壓與第一電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開所述輸出端子與所述第一電壓線之間的電連接，· ·所述第二電晶體根據作為所述第五電晶體的源極或漏極的第一端子的電壓與所述輸出端子的電壓之間的電位差或與此相當的電位差，建立或斷開第二電壓線與所述輸出端子之間的電連接，所述第三電晶體根據所述輸入端子的電壓與第三電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開所述第五電晶體的柵極與所述第三電壓線之間的電連接，· ·所述第四電晶體根據所述輸入端子的電壓與第四電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開所述第一端子與所述第四電壓線之間的電連接，· ·所述第一電容元件以及所述第二電容元件串聯插入所述輸入端子與所述第五電晶體的柵極之間，所述第一電容元件和所述第二電容元件之間的電連接點電連接於所述第一端子， 所述第五電晶體根據所述第一電容元件的端子間電壓或與此相當的電壓，建立或斷開第五電壓線與所述第一端子之間的電連接。
14.一種反相電路，其包括互為同一溝道型的第一電晶體、第二電晶體、第三電晶體、第四電晶體及第五電晶體； 第一電容元件及第二電容元件；以及輸入端子及輸出端子，其中，所述第一電晶體的柵極電連接於所述輸入端子，所述第一電晶體的漏極或源極電連接於第一電壓線，所述第一電晶體的漏極和源極中的未連接於所述第一電壓線的端子電連接於所述輸出端子，所述第二電晶體的漏極或源極電連接於第二電壓線，所述第二電晶體的漏極以及源極中的未連接於所述第二電壓線的端子電連接於所述輸出端子，所述第三電晶體的柵極電連接於所述輸入端子，所述第三電晶體的漏極或源極電連接於第三電壓線，所述第三電晶體的漏極和源極中的未連接於所述第三電壓線的端子電連接於所述第五電晶體的柵極，所述第四電晶體的柵極電連接於所述輸入端子，所述第四電晶體的漏極或源極電連接於第四電壓線，所述第四電晶體的漏極以及源極中的未連接於所述第四電壓線的端子電連接於所述第二電晶體的柵極，所述第五電晶體的漏極或源極電連接於第五電壓線，所述第五電晶體的漏極以及源極中的未連接於所述第五電壓線的端子電連接於所述第二電晶體的柵極，所述第一電容元件以及所述第二電容元件串聯插入所述輸入端子與所述第五電晶體的柵極之間，所述第一電容元件和所述第二電容元件之間的電連接點電連接於所述第二電晶體的柵極。
15.根據權利要求14所述的反相電路，其中，所述第一電壓線、所述第三電壓線和所述第四電壓線具有相互相同的電位。
16.根據權利要求14所述的反相電路，還包括延遲元件，用於向所述第三電晶體的柵極輸入使輸入所述輸入端子的信號電壓的波形延遲的電壓。
17.一種反相電路，其包括互為同一溝道型的第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體及第七電晶體；第一電容元件、第二電容元件及第三電容元件；以及輸入端子及輸出端子，其中，所述第一電晶體根據所述輸入端子的電壓與第一電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開所述輸出端子與所述第一電壓線之間的電連接，· ·所述第二電晶體根據所述第二電晶體的柵極的電壓與所述輸出端子的電壓之間的電位差或與此相當的電位差，建立或斷開第二電壓線與所述輸出端子的電連接，所述第三電晶體根據所述輸入端子的電壓與第三電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開所述第五電晶體的柵極與所述第三電壓線之間的電連接，· ·所述第四電晶體根據所述輸入端子的電壓與第四電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開作為所述第五電晶體的源極或漏極的第一端子與所述第四電壓線之間的電連接，· ·所述第一電容元件以及所述第二電容元件串聯插入所述輸入端子與所述第五電晶體的柵極之間，所述第一電容元件和所述第二電容元件之間的電連接點電連接於所述第一端子， 所述第三電容元件被插入所述第二電晶體的柵極與所述輸出端子之間， 所述第五電晶體根據所述第一電容元件的端子間電壓或與此相當的電壓，建立或斷開第五電壓線與所述第一端子之間的電連接，所述第六電晶體根據所述輸入端子的電壓與第六電壓線的電壓之間的電位差或與此相當的電位差，建立或斷開所述第二電晶體的柵極與所述第六電壓線之間的電連接，所述第七電晶體根據所述第一端子的電壓與所述第二電晶體的柵極電壓之間的電位差或與此相當的電位差，建立或斷開第七電壓線與所述第二電晶體的柵極之間的電連接。
18. 一種反相電路，其包括互為同一溝道型的第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體及第七電晶體；第一電容元件、第二電容元件及第三電容元件；以及輸入端子及輸出端子，其中，所述第一電晶體的柵極電連接於所述輸入端子，所述第一電晶體的漏極或源極電連接於第一電壓線，所述第一電晶體的漏極以及源極中的未連接於所述第一電壓線的端子電連接於所述輸出端子，所述第二電晶體的漏極或源極電連接於第二電壓線，所述第二電晶體的漏極以及源極中的未連接於所述第二電壓線的端子電連接於所述輸出端子，所述第三電晶體的柵極電連接於所述輸入端子，所述第三電晶體的漏極或源極電連接於第三電壓線，所述第三電晶體的漏極和源極中的未連接於所述第三電壓線的端子電連接於所述第五電晶體的柵極，所述第四電晶體的柵極電連接於所述輸入端子，所述第四電晶體的漏極或源極電連接於第四電壓線，所述第四電晶體的漏極以及源極中的未連接於所述第四電壓線的端子電連接於所述第七電晶體的柵極，所述第五電晶體的漏極或源極電連接於第五電壓線，所述第五電晶體的漏極以及源極中的未連接於所述第五電壓線的端子電連接於所述第七電晶體的柵極，所述第六電晶體的柵極電連接於所述輸入端子，所述第六電晶體的漏極或源極電連接於第六電壓線，所述第六電晶體的漏極以及源極中的未連接於所述第六電壓線的端子電連接於所述第二電晶體的柵極，所述第七電晶體的漏極或源極電連接於第七電壓線，所述第七電晶體的漏極以及源極中的未連接於所述第七電壓線的端子電連接於所述第二電晶體的柵極，所述第一電容元件以及所述第二電容元件串聯插入所述輸入端子與所述第五電晶體的柵極之間，所述第一電容元件和所述第二電容元件之間的電連接點電連接於所述第七電晶體的柵極，所述第三電容元件被插入所述第二電晶體的柵極與所述輸出端子之間。
19.根據權利要求18所述的反相電路，其中，所述第一電壓線、所述第三電壓線、所述第四電壓線及所述第六電壓線具有相互相同的電位。
20.根據權利要求18所述的反相電路，還包括延遲元件，用於向所述第三電晶體的柵極輸入使輸入所述輸入端子的信號電壓的波形延遲的電壓。
全文摘要
一種反相電路及顯示裝置。反相電路包括互為同一溝道型的第一電晶體、第二電晶體、第三電晶體；第一電容元件及第二電容元件；輸入端子及輸出端子，第一電晶體根據輸入端子的電壓與第一電壓線的電壓的電位差或相當的電位差，建立或斷開輸出端子與第一電壓線的電連接，第二電晶體根據第二電晶體的柵極電壓與輸出端子的電壓的電位差或相當的電位差，建立或斷開第二電壓線與輸出端子的電連接，第三電晶體根據輸入端子的電壓與第三電壓線的電壓的電位差或相當的電位差，建立或斷開第二電晶體的柵極與第三電壓線的電連接，第一電容元件及第二電容元件串聯插入輸入端子與第二電晶體的柵極之間，第一電容元件和第二電容元件的電連接點電連接輸出端子。
文檔編號G09G3/32GK102208168SQ20111007122
公開日2011年10月5日 申請日期2011年3月23日 優先權日2010年3月30日
發明者內野勝秀, 山本哲郎 申請人:索尼公司