一種絕緣體上矽器件及其製備方法

2023-05-07 12:28:16

專利名稱：一種絕緣體上矽器件及其製備方法
技術領域：
本發明涉及一種絕緣體上矽器件及其製備方法，尤其涉及一種採用P型絕緣體上矽晶圓 製備的絕緣體上矽器件及其製備方法，屬於半導體器件技術領域。
背景技術：
絕緣體上矽(Silicon-On-Insulator， SOI)技術是在頂層矽和背襯底之間引入了一層 埋氧層。通過在絕緣體上形成半導體薄膜，SOI材料具有了體矽所無法比擬的優點可以實 現集成電路中元器件的介質隔離，徹底消除了體矽CMOS電路中的寄生閂鎖效應；採用這種材 料製成的集成電路還具有寄生電容小、集成密度高、速度快、工藝簡單、短溝道效應小及特 別適用於低壓低功耗電路等優勢，因此可以說SOI將有可能成為深亞微米的低壓、低功耗集 成電路的主流技術。
SOI技術帶來器件和電路性能提高的同時也不可避免地帶來了不利的影響，其中最大的 問題在於部分耗盡SOI器件的浮體效應。當器件頂層矽膜的厚度大於最大耗盡層的寬度時， 由於結構中埋氧層的隔離作用，器件開啟後一部分沒有被耗盡的矽膜將處於電學浮空的狀態 ，這種浮體結構會給器件特性帶來顯著的影響，稱之為浮體效應。浮體效應會產生kink效應 、漏擊穿電壓降低、反常亞閾值斜率等浮體現象。
由於浮體效應對器件性能帶來了不利的影響，因此對於如何抑制浮體效應的研究， 一直 是SOI器件研究的熱點。針對浮體效應的解決措施分為兩類， 一類是採用體引出方式使積累 的空穴得到釋放， 一類是從工藝的角度出發採取源漏工程或襯底工程減輕浮體效應。所謂體 引出，就是使埋氧層上方、矽膜底部處於電學浮空狀態的中性區域和外部相接觸，導致空穴 不可能在該區域積累，這種結構可以成功地克服MOSFET中的浮體效應。
人們採取了很多措施來抑制浮體效應，有T型柵、H型柵和BTS結構。但T型柵和H型柵技 術由於P型矽區體電阻的存在而不能有效抑制浮體效應，而且溝道越寬體電阻越大，浮體效 應越顯著。BTS結構直接在源區形成p+區，其缺點是源漏不對稱，使得源漏無法互換，有效 溝道寬度減小，而且源端的接觸引進了較大的寄生電容，使得器件性能變差
發明內容
本發明針對現有技術T型柵和H型柵技術不能有效抑制浮體效應，而且溝道越寬體電阻越 大，浮體效應越顯著，以及BTS結構的源漏不對稱，使得源漏無法互換，有效溝道寬度減小 ，而且源端的接觸引進了較大的寄生電容，使得器件性能變差不足，提供一種絕緣體上矽器 件及其製備方法。
本發明解決上述技術問題的技術方案如下 一種絕緣體上矽器件，包括P型底部矽襯底 、埋氧層以及形成於頂層矽膜內的N型場效應電晶體和P型場效應電晶體，所述N型場效應晶 體管位於體區中，其包括漏極、源極、柵極和體引出部分，所述體引出部分為+3價離子摻雜 的多晶矽；所述P型場效應電晶體位於體區中，其包括漏極、源極、柵極和體引出部分，所 述體引出部分為+5價離子摻雜的多晶矽；所述包含N型場效應電晶體的體區和包含P型場效應 電晶體體區之間是電學隔離的。
所述P型底部矽襯底上具有深N型阱，所述深N型阱注入有+5價離子，所述包含N型場效應 電晶體的體區通過所述體引出部分與所述P型底部矽襯底電連接，所述包含P型場效應電晶體 的體區通過所述體引出部分與所述深N型阱電連接。
進一步，所述體區和體區之間是通過臺面隔離技術、淺槽隔離技術或者局部矽氧化隔離 技術進行電學隔離的。
本發明為解決上述技術問題，還提供一種技術方案如下 一種絕緣體上矽器件的製備方 法包括以下步驟
步驟一在絕緣體上矽的頂層矽膜表面旋塗光刻膠，並採用阱版對其進行曝光顯影后， 再進行離子的注入；
步驟二對經過離子注入後的器件進行電學隔離；
步驟三在電學隔離後的器件表面旋塗光刻膠，並採用體引出版對其進行曝光顯影后， 再進行幹法刻蝕；
步驟四在經過幹法刻蝕後的器件表面沉積形成多晶矽層，並對所述多晶矽層進行平坦 化處理；
步驟五在平坦化處理後的器件表面旋塗光刻膠，並採用N型場效應電晶體體引出版對 其進行曝光顯影后，再進行+3價離子的注入；
步驟六在經過+3價離子注入後的器件表面旋塗光刻膠，並採用P型場效應電晶體體引 出版對其進行曝光顯影后，再進行+5價離子的注入；
步驟七在經過+5價離子注入後的器件表面旋塗光刻膠，並採用有源區版對其進行曝光 顯影后，再進行幹法刻蝕。所述步驟一 中的阱版為深N型阱版。
進一步，所述步驟二中電學隔離的技術為臺面隔離技術、淺槽隔離技術或者局部矽氧化 隔離技術。
進一步，所述步驟四中多晶桂層的厚度=埋氧層的厚度+0. 5X頂層矽膜的厚度。
進一步，所述步驟五中+3價離子注入的條件為注入能量在30Kev 100Kev範圍，注入 劑量在1012/0112 1013/0112，注入角度為0度。
進一步，所述步驟六中+5價離子注入的條件為注入能量在50Kev 200Kev範圍，注入 劑量在1012/0112 1013/0112，注入角度為0度。
本發明的有益效果是本發明的絕緣體上矽器件中的體引出結構使得埋氧層上方、頂層 矽膜底部處於電學浮空狀態的中性區域和外部相接觸，導致空穴不可能在該區域積累，這種 結構可以成功地克服MOSFET中的浮體效應，並且避免了T型柵、H型柵和BTS結構體引出結構 引入的額外寄生電容，因此提高了電路的速度，減小了電路的功耗；進一步，本發明的絕緣 體上矽器件中的N型場效應電晶體和P型場效應電晶體源漏對稱，使得源漏可以互換，可用於 傳輸門邏輯電路；而且由於絕緣體上矽中的埋氧層導熱性很差，本發明的絕緣體上矽器件中 的N型場效應電晶體的體區通過所述體引出部分與所述p型底部矽襯底電連接，P型場效應晶 體管的體區通過所述體引出部分與所述深N型阱電連接，這樣可以有效的抑制自加熱效應； 本發明的絕緣體上矽器件中的體引出結構體引出效果好，進一步提高器件抗單粒子和瞬態輻 照的能力，因此非常適合於抗輻照加固集成電路領域。


圖l為本發明實施例l採用淺槽隔離技術製備絕緣體上矽器件的製備方法流程圖； 圖2為本發明用於製備所述絕緣體上矽器件的初始S0I矽片的基本結構示意圖； 圖3為本發明在所述初始S0I矽片的頂層矽膜表面旋塗光刻膠後的結構示意圖； 圖4為本發明採用深N型阱版曝光顯影后的結構示意圖5為本發明離子注入後形成深N型阱的結構示意圖6為本發明在形成深N型阱後的器件表面沉積Si3N4/Si02疊層後的結構示意圖； 圖7為本發明在形成Si3N4/Si02疊層後的器件表面旋塗光刻膠，並採用體引出版對其進行 曝光顯影后的結構示意圖8為本發明對曝光顯影后的器件進行幹法刻蝕後的結構示意圖； 圖9為本發明在幹法刻蝕後的器件表面沉積多晶矽層後的結構示意圖；圖10為本發明對沉積多晶矽層後的器件進行平坦化處理後的結構示意圖； 圖ll為本發明在平坦化處理後的器件表面旋塗光刻膠，並採用N型場效應電晶體體引出 版對其進行曝光顯影后的結構示意圖12為本發明對曝光顯影后的器件進行+3價離子注入的示意圖13為本發明在+3價離子注入後的器件表面旋塗光刻膠，並採用P型場效應電晶體體引 出版對其進行曝光顯影后的結構示意圖14為本發明對曝光顯影后的器件進行+5價離子注入的示意圖15為本發明在+5價離子注入後的器件表面旋塗光刻膠，並採用有源區版對其進行曝光 顯影后的結構示意圖16為本發明對曝光顯影后的器件進行幹法刻蝕後的結構示意圖； 圖17為本發明對幹法刻蝕後的器件進行淺槽隔離注入的示意圖； 圖18為本發明在淺槽隔離注入後的器件表面沉積Si02層的結構示意圖； 圖19為本發明對沉積Si02層後的器件進行平坦化處理後的結構示意圖20為本發明用於製備實施例1中絕緣體上矽器件中N型場效應電晶體和P型場效應晶體 管版圖的示意圖21為本發明圖20沿Y-Y'方向的結構示意圖； 圖22為本發明圖20沿Z-Z'方向的結構示意圖； 圖23為本發明圖20沿沿T-T'方向的結構示意圖24為本發明實施例2採用淺槽隔離技術製備的絕緣體上矽器件基本結構示意圖； 圖25為本發明實施例3採用淺槽隔離技術製備的絕緣體上矽器件基本結構示意圖； 圖26為本發明實施例4採用淺槽隔離技術製備的絕緣體上矽器件基本結構示意圖。
具體實施例方式
以下結合附圖對本發明的原理和特徵進行描述，所舉實例只用於解釋本發明，並非用於 限定本發明的範圍。 實施例l
圖l為本發明實施例l採用淺槽隔離技術製備絕緣體上矽器件的製備方法流程圖。如圖l 所示，所述絕緣體上矽器件通過淺槽隔離即STI隔離技術製備。所述STI隔離技術可以為不同 的CMOS器件提供電學隔離。雖然本實施例是採用STI隔離技術而形成所述絕緣體體上矽器件 ，但是所述絕緣體上矽器件的形成並不依賴於STI隔離技術，依照本實施例還可以採用局部矽氧化隔離即LOCOS隔離技術或臺面隔離即MESA隔離技術等製備所述絕緣體體上矽器件。採 用淺槽隔離技術製備所述絕緣體上矽器件的製備方法包括以下步驟 步驟10:在初始S0I矽片中頂層矽膜102的表面旋塗光刻膠100。
圖2為本發明用於製備所述絕緣體上矽器件的初始p型S0I矽片的基本結構示意圖。如圖 2所示，所述初始p型S0I矽片包括p型底部矽襯底104、埋氧層103和頂層矽膜102。所述埋氧 層103位於所述p型底部矽襯底104和頂層矽膜102之間，使得所述p型底部矽襯底104和頂層矽 膜102電學隔離。所述頂層矽膜102，在其中可以形成有源器件區。所述初始SOI矽片的製作 可以採用本領域技術人員熟知的常規氧離子注入隔離工藝，也可以採用其他常規工藝比如熱 鍵合和切割工藝。如圖3所示，圖3為本發明在所述初始S0I矽片的頂層矽膜表面旋塗光刻膠 後的結構示意圖。
步驟ll:採用深N型阱版對表面旋塗光刻膠100後的器件進行曝光顯影。 如圖4所示，圖4為本發明採用深N型阱版曝光顯影后的結構示意圖。所述光刻膠100為器 件曝光顯影后的光刻膠。
步驟12:對曝光顯影后的器件進行磷離子的注入形成深N型阱。
圖5為本發明離子注入後形成深N型阱的結構示意圖。如圖5所示，所述磷離子101注入的 條件為注入能量在200Kev 500Kev範圍，注入劑量在1012/0112 1013/(^2，注入角度為O度 。所述磷離子101穿過所述埋氧層103，在所述埋氧層103下面且所述底部矽襯底104的上面形 成深N型阱。本實施例採用磷離子的注入形成深N型阱。
步驟13:在形成深N型阱的器件表面沉積Si3N4/Si02疊層。
圖6為本發明在形成深N型阱後的器件表面沉積Si3N4/Si02疊層後的結構示意圖。如圖6所 示，在所述頂層矽膜102的表面依次沉積Si02層301和Si3N4層300，所述Si3N4層300的厚度應 為所述Si02層301厚度的5倍 10倍，所述Si02層內的應力是壓應力，所述Si3N4層內的應力是 張應力， 一定厚度比例的Si3N4/Si02疊層可使其內應力相互補償，消除應力，從而提高產品 的成品率。
步驟14:在沉積Si3N4/Si02疊層後的器件表面旋塗光刻膠302，並採用體引出版對其曝光顯影。
如圖7所示，圖7為本發明在形成Si3N4/Si02疊層後的器件表面旋塗光刻膠，並採用體引 出版對其進行曝光顯影后的結構示意圖。所述體引出版包括N型場效應電晶體體引出版和P型 場效應電晶體體引出版，分別用於形成N型場效應電晶體的體引出部分和P型場效應電晶體的 體引出部分。步驟15:對曝光顯影后的器件進行幹法刻蝕。
圖8為本發明對曝光顯影后的器件進行幹法刻蝕後的結構示意圖。如圖8所示，以曝光顯 影后的光刻膠302為掩膜進行幹法刻蝕，將所述Si3N4層300、 Si02層301、頂層矽膜102和埋氧 層103依次刻透，直到所述底部矽襯底104時停止刻蝕，形成體引出淺槽。所述體引出淺槽包 括N型場效應電晶體體引出淺槽和P型場效應電晶體體引出淺槽。
步驟16:在幹法刻蝕後的器件表面沉積多晶矽層303。
圖9為本發明在幹法刻蝕後的器件表面沉積多晶矽層後的結構示意圖。如圖9所示，採用 化學氣相沉積法在器件表面沉積未摻雜的多晶矽層303，所述多晶矽層303的厚度=埋氧層 103的厚度+0.5X頂層矽膜的厚度102。所述多晶矽層303的厚度不能過薄，否則會減弱體引 出部分的電學效果；所述多晶矽層303的厚度不能過厚，否則體引出部分上方的氧化物填充 過少，對源漏的摻雜將會注入到體引出部分中而改變其導電類型，形成pn結。
步驟l7:對沉積多晶矽層後的器件進行平坦化處理。
圖10為本發明對沉積多晶矽層後的器件進行平坦化處理後的結構示意圖。如圖10所示， 採用化學機械拋光即CMP方法對多晶矽層303進行平坦化處理，最終使得所述Si3N4層300上的 多晶矽層303被去除，剩餘的所述多晶矽層303存在於所述體引出淺槽中。
步驟18:在進行平坦化處理後的器件表面旋塗光刻膠，並採用N型場效應電晶體體引出 版對其曝光顯影。
圖ll為本發明在平坦化處理後的器件表面旋塗光刻膠，並採用N型場效應電晶體體引出 版對其進行曝光顯影后的結構示意圖。如圖11所示，所述光刻膠320為器件曝光顯影后的光 刻膠。所述N型場效應電晶體體引出版用於對N型場效應電晶體的體引出部分進行注入式摻雜
步驟19:對曝光顯影后的器件進行+3價離子的注入。
圖12為本發明對曝光顯影后的器件進行+3價離子注入的示意圖。如圖12所示，對所述N 型場效應電晶體體引出淺槽中的多晶矽層303進行摻雜。所述摻雜的離子為+3價離子，所述 +3價離子為硼離子，所述硼離子的注入條件為注入能量在30Kev 100Kev範圍，注入劑量 在1012/0112 1013/(^2，注入角度為O度。
步驟20:採用P型場效應電晶體體引出版對進行+3價離子注入後的器件進行曝光顯影。 圖13為本發明在+3價離子注入後的器件表面旋塗光刻膠，並採用P型場效應電晶體體引 出版對其進行曝光顯影后的結構示意圖。如圖13所示，所述光刻膠320為器件曝光顯影后的 光刻膠。所述P型場效應電晶體體引出版用於對P型場效應電晶體的體引出部分進行注入式摻雜。
步驟21:對曝光顯影后的器件進行+5價離子的注入。
圖14為本發明對曝光顯影后的器件進行+5價離子注入的示意圖。如圖14所示，對所述P 型場效應電晶體體引出淺槽中的多晶矽層303進行摻雜。所述摻雜的離子為+5價離子，所述 +5價離子為磷離子，所述磷離子的注入條件為注入能量在50Kev 200Kev範圍，注入劑量 在1012/0112 1013/(^2，注入角度為O度。
步驟22:在進行+5價離子注入後的器件表面旋塗光刻膠，並採用有源區版對其曝光顯影
圖15為本發明在+5價離子注入後的器件表面旋塗光刻膠，並採用有源區版對其進行曝光 顯影后的結構示意圖。如圖15所示，所述光刻膠400為器件曝光顯影后的光刻膠。 步驟23:對曝光顯影后的器件進行幹法刻蝕。
圖16為本發明對曝光顯影后的器件進行幹法刻蝕後的結構示意圖。如圖16所示，以曝光 顯影后的光刻膠400為掩膜，進行幹法刻蝕，依次刻透所述Si3N4層300、 Si02層301和頂層矽 膜l02 ，直到到達所述氧埋層103時停止刻蝕。
步驟24:對進行幹法刻蝕後的器件進行離子注入。
圖17為本發明對幹法刻蝕後的器件進行淺槽隔離注入的示意圖。如圖17所示，所述注入 的離子410為硼離子，可以提高邊緣寄生電晶體的閾值電壓，從而避免邊緣漏電的產生。所 述離子的注入條件為注入能量在10Kev 30Kev範圍，注入劑量在1012/0112 1013/(^2，注入 角度為7度到30度。
步驟25:在離子注入後的器件表面沉積氧化物層450。
圖18為本發明在淺槽隔離注入後的器件表面沉積Si02層的結構示意圖。如圖18所示，採 用化學氣相沉積的方法在所述器件的表面沉積氧化物層450，所述氧化物層450填充所述N型 場效應電晶體淺槽和P型場效應電晶體淺槽。所述化學氣相沉積氧化物層450的厚度為頂層矽 膜厚度+Si3N4/Si02疊層厚度+(10nm 50nm)，所述氧化物為Si02，所述Si02層必須足夠厚， 從而能夠有效阻止源漏雜質注入進入體引出部分。因此源漏雜質的注入不需要多餘的光刻版 來屏蔽體引出部分，從而實現了源漏自對準注入。
步驟26:對沉積氧化物層450後的器件進行平坦化處理。
圖19為本發明對沉積Si02層後的器件進行平坦化處理後的結構示意圖。如圖19所示，採 用化學機械拋光即CMP的方法對所述氧化物層450進行平坦化處理。
圖20為本發明用於製備實施例1中絕緣體上矽器件中N型場效應電晶體和P型場效應電晶體版圖的示意圖，圖21為本發明圖20沿Y-Y'方向的結構示意圖，圖22為本發明圖20沿Z-Z'方 向的結構示意圖，圖23為本發明圖20沿沿T-T'方向的結構示意圖。如圖20 23所示，所述N 型場效應電晶體66版圖包括N+注入漏極版96、 N+注入源極版500、柵版92和體引出部分56， 所述P型場效應電晶體68版圖包括P+注入漏極版98、 P+注入源極版550、柵版92和體引出部分 58。
實施例2
圖24為本發明實施例2採用淺槽隔離技術製備的絕緣體上矽器件基本結構示意圖。如圖 24所示，該圖也是圖20沿X-X'方向的結構示意圖。所述絕緣體上矽器件包括底部矽襯底104 、埋氧層103以及形成於頂層矽膜102內的N型場效應電晶體66和P型場效應電晶體68。所述N 型場效應電晶體66位於體區608中，其包括漏極96、源極500、柵極92和體引出部分56，所述 體引出部分56為硼離子摻雜的多晶矽。所述P型場效應電晶體68位於體區610中，其包括漏極 98、源極550、柵極92和體引出部分58，所述體引出部分58為磷離子摻雜的多晶矽。所述體 區608和體區610之間是電學隔離的。所述底部矽襯底104上具有深N型阱310，所述深N型阱 310注入有磷離子，所述包含N型場效應電晶體66的體區608通過所述體引出部分56與所述p型 底部矽襯底104電連接，所述包含P型場效應電晶體68的體區610通過所述體引出部分58與所 述深N型阱310電連接。所述氧化物層450的表面上還具有側牆612和614，用於形成器件的輕 摻雜源漏結構。所述側牆612和614通過低壓化學氣相澱積式TE0S (g卩LPTEOS)沉積刻蝕後形成
實施例3
圖25為本發明實施例3採用淺槽隔離技術製備的絕緣體上矽器件基本結構示意圖。如圖 25所示，以圖24為基礎，兩個N型場效應電晶體可以共用一個N型場效應電晶體的體引出部分 56，從而可以減小晶片的面積。
實施例4
圖26為本發明實施例4採用淺槽隔離技術製備的絕緣體上矽器件基本結構示意圖。如圖 26所示，以圖24為基礎，兩個P型場效應電晶體可以共用一個P型場效應電晶體的體引出部分 58，從而可以減小晶片的面積。
以上所述僅為本發明的較佳實施例，並不用以限制本發明，凡在本發明的精神和原則之 內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
權利要求
1.一種絕緣體上矽器件，包括p型底部矽襯底(104)、埋氧層(103)以及形成於頂層矽膜(102)內的N型場效應電晶體(66)和P型場效應電晶體(68)，其特徵在於，所述N型場效應電晶體(66)位於體區(608)中，其包括漏極(96)、源極(500)、柵極(92)和體引出部分(56)，所述體引出部分(56)為+3價離子摻雜的多晶矽；所述P型場效應電晶體(68)位於體區(610)中，其包括漏極(98)、源極(550)、柵極(92)和體引出部分(58)，所述體引出部分(58)為+5價離子摻雜的多晶矽；所述體區(608)和體區(610)之間是電學隔離的。
2 根據權利要求l所述的絕緣體上矽器件，其特徵在於，所述P型底部矽襯底(104)上具有 深N型阱(310)，所述深N型阱(310)注入有+5價離子，所述包含N型場效應電晶體(66)的體區 (608)通過所述體引出部分(56)與所述p型底部矽襯底(104)電連接，所述包含P型場效應晶體 管(68)的體區(610)通過所述體引出部分(58)與所述深N型阱(310)電連接。
3 根據權利要求1或2所述的絕緣體上矽器件，其特徵在於，所述體區(608)和體區(610) 之間是通過臺面隔離技術、淺槽隔離技術或者局部矽氧化隔離技術進行電學隔離的。
4 一種絕緣體上矽器件的製備方法，其特徵在於，該製備方法包括以下步驟 步驟一在絕緣體上矽的頂層矽膜(102)表面旋塗光刻膠(100)，並採用阱版對其進行 曝光顯影后，再進行離子的注入；步驟二對經過離子注入後的器件進行電學隔離；步驟三在電學隔離後的器件表面旋塗光刻膠(320)，並採用體引出版對其進行曝光顯 影后，再進行幹法刻蝕；步驟四在經過幹法刻蝕後的器件表面沉積形成多晶矽層(303)，並對所述多晶矽層 (303)進行平坦化處理；步驟五在平坦化處理後的器件表面旋塗光刻膠(320)，並採用N型場效應電晶體體引出版對其進行曝光顯影后，再進行+3價離子的注入；步驟六在經過+3價離子注入後的器件表面旋塗光刻膠(320)，並採用P型場效應電晶體體引出版對其進行曝光顯影后，再進行+5價離子的注入；步驟七在經過+5價離子注入後的器件表面旋塗光刻膠(400)，並採用有源區版對其進行曝光顯影后，再進行幹法刻蝕。
5.根據權利要求4所述的絕緣體上矽器件的製備方法，其特徵在於，所述步驟一中的阱版 為深N型阱版。
6.根據權利要求4所述的絕緣體上矽器件的製備方法，其特徵在於，所述步驟二中電學隔 離的技術為臺面隔離技術、淺槽隔離技術或者局部矽氧化隔離技術。
7.根據權利要求4所述的絕緣體上矽器件的製備方法，其特徵在於，所述步驟四中多晶矽 層(303)的厚度=埋氧層(103)的厚度+0. 5 X頂層矽膜(102)的厚度。
8.根據權利要求4所述的絕緣體上矽器件的製備方法，其特徵在於，所述步驟五中+3價離 子注入的條件為注入能量在30Kev 100Kev範圍，注入劑量在1012/cm2 1013/cm2，注入角 度為O度。
9.根據權利要求4所述的絕緣體上矽器件的製備方法，其特徵在於，所述步驟六中+5價離 子注入的條件為注入能量在50Kev 200Kev範圍，注入劑量在1012/cm2 1013/cm2，注入角 度為O度。
全文摘要
本發明涉及一種絕緣體上矽器件及其製備方法，屬於半導體器件技術領域。所述絕緣體上矽器件為採用p型絕緣體上矽晶圓製備的絕緣體上矽器件，包括p型底部矽襯底、埋氧層以及形成於頂層矽膜內的N型場效應電晶體和P型場效應電晶體，所述N型場效應電晶體和P型場效應電晶體分別位於體區中，均包括漏極、源極、柵極和體引出部分；所述包含N型場效應電晶體的體區和包含P型場效應電晶體體區之間是電學隔離的。本發明的絕緣體上矽器件可以有效地抑制浮體效應，源漏對稱，無額外寄生電容，在保持SOI電路優勢的同時，可以最大程度地與主流體矽工藝和設計兼容。
文檔編號H01L27/12GK101621064SQ20091030511
公開日2010年1月6日 申請日期2009年8月3日 優先權日2009年8月3日
發明者畢津順, 海潮和, 羅家俊, 韓鄭生 申請人:中國科學院微電子研究所