一種應用於指令制導系統的指令處理晶片的製作方法

2023-05-23 04:22:11

本發明屬於電子元器件技術領域，具體涉及一種應用於指令制導系統的指令處理晶片。

背景技術：

傳統的指令制導系統中指令處理電路主要採用FPGA和FLASH實現動態解碼功能，採用單片機實現靜態檢測功能，其設計架構如圖1所示。地面時，單片機與控制艙處理器進行靜態通信檢測；空中飛行時，FPGA快速捕獲接收機突發脈衝信號，進行握手信號的判定、身份識別、校驗、糾錯編碼，還原後送控制艙處理器。隨著精確制導技術的快速發展，在不同口徑指令制導系統中應用存在以下問題：

1、由於FPGA和單片機一般採用BGA封裝方式，在高抗過載衝擊環境下容易產生器件脫落現象，影響系統產品的穩定性。

2、由於FPGA和單片機均作為通用器件設計，應用於指令制導系統時需要下載程序調試，調試工作量將隨FPGA和單片機晶片數量增加，嚴重影響生產周期。一般FPGA和單片機均是國外採購器件，國內尚沒有成熟的替代產品，批量生產時存在採購風險，導致指令處理電路的成本較高。

3、指令制導系統的必然發展趨勢是小型化、系列化和通用性，FPGA、FLASH、單片機及其外圍電路佔用PCB板上較多的面積，並且功耗比較大，無法同射頻接收機集成設計，針對不同口徑指令制導系統需要重新進行FPGA和單片機選型，甚至需要針對不同的應用系統來調整常規架構，增加了電路設計的工作量，不利於在其他平臺擴展應用。

技術實現要素：

為了克服現有技術的不足，本發明提供一種用於指令制導系統的指令處理晶片，採用單晶片集成設計替代現有系統中的FPGA、FLASH和單片機實現靜態檢測和動態解碼功能。

本發明解決其技術問題所採用的技術方案是：一種用於指令制導系統的指令處理晶片，採用LQFP封裝方式，包含靜態檢測模塊和動態解碼模塊。

所述的靜態檢測模塊集成了靜態檢測電路、UART接口、LDO和時鐘電路，LDO將外界電源轉換為靜態檢測電路和時鐘電路的1.8V電源電壓，時鐘電路為靜態檢測電路提供時鐘信號，靜態檢測電路通過UART接口與控制艙處理器通信，完成系統在地面時的靜態通信檢測；所述的動態解碼模塊集成了動態解碼電路、UART接口、SPI接口和PLL，PLL為動態解碼電路提供時鐘信號，動態解碼電路通過SPI接口向射頻接收機發送動態信息，射頻接收機延時接收時間指令並輸出至動態解碼電路進行採樣、解碼、糾錯、校驗、還原並重新編碼，通過UART接口發送至控制艙處理器。

所述的靜態檢測模塊和動態解碼模塊不同時工作，系統工作時先進行靜態通信檢測，然後才對動態解碼模塊加電。

所述靜態檢測模塊的IO電壓為2.5V，內核電壓為1.8V，時鐘電路中EFUSE的燒寫電壓為3.3V，LDO及模擬IO管腳的供電均採用模擬2.5V；動態解碼模塊的IO電壓為3.3V，內核電壓為1.8V，PLL採用模擬1.8V供電，模擬IO管腳採用3.3V供電；採用電源隔離單元實現上述不同電壓域之間的隔離和全晶片的ESD保護。

本發明的有益效果是：

1)本發明的用於指令制導系統的指令處理晶片採用LQFP封裝方式，在高抗過載衝擊環境下，器件連接更加牢固，產品穩定性更好；

2)本發明由於用指令處理晶片替代現有技術中的FPGA、FLASH和單片機，程序固化，批量生產時，晶片的調試、篩選可在晶圓級完成，生產周期和成本大大降低；

3)本發明根據靜態檢測模塊和動態解碼模塊不同時工作且工作電源不同的特點，採用多電壓域的電源設計方案，系統功耗更小。

4)本發明由於採用單晶片集成設計，系統體積更小，並且可進一步同射頻接收機進行系統集成設計，更加有利於指令制導系統小型化、系列化和通用性的擴展。

附圖說明

圖1為現有指令處理裝置的系統框圖；

圖2為本發明指令處理晶片的應用框圖；

圖3為本發明指令處理晶片設計架構框圖；

圖4為本發明指令處理晶片電源設計框圖。

具體實施方式

下面結合附圖和實施例對本發明進一步說明，本發明包括但不僅限於下述實施例。

本發明的用於指令制導系統的指令處理晶片採用LQFP的封裝方式，包含靜態檢測模塊和動態解碼模塊。其中，靜態檢測模塊集成了靜態檢測電路、UART接口、LDO和時鐘電路，LDO為靜態檢測電路和時鐘電路提供穩定的1.8V電源電壓，時鐘電路為靜態檢測電路提供頻率穩定的時鐘信號，靜態檢測電路通過UART接口完成同控制艙處理器的信號通信；動態解碼模塊集成了動態解碼電路、UART接口、SPI接口和PLL，PLL為動態解碼電路提供時鐘信號，動態解碼電路通過SPI接口向射頻接收機發送動態信息，動態解碼電路通過UART接口完成同控制艙處理器的信號通信。

上述用於指令制導系統的指令處理晶片，其中靜態檢測模塊和動態解碼模塊不同時工作，系統正常工作時先進行靜態檢測，檢測完成之後才對動態解碼模塊加電；靜態檢測模塊的IO電壓為2.5V、內核電壓為1.8V、時鐘電路中EFUSE的燒寫電壓為3.3V，LDO及模擬IO管腳的供電均採用模擬2.5V；動態解碼模塊的IO電壓為3.3V、內核電壓為1.8V，PLL採用模擬1.8V供電，模擬IO管腳採用3.3V供電；採用電源隔離單元實現不同電壓域之間的隔離和全晶片的ESD保護。

上述用於指令制導系統的指令處理晶片，其中EFUSE中的存儲數據可用於校準時鐘電路的輸出時鐘，隨工藝、電源和溫度變化時，保證時鐘電路的輸出時鐘具有較高的精度。

如圖3所示，本發明的晶片包含動態解碼模塊31和靜態檢測模塊32，參考圖2，對本發明指令處理晶片3在實際指令制導系統中的工作原理進行說明。

靜態檢測模塊32工作原理：控制艙處理器4為指令處理晶片3提供2.5V電源，經過LDO321轉換為穩定的1.8V電源信號，為靜態檢測電路322和時鐘電路323供電；晶片上電後，時鐘電路323讀取EFUSE中的校準數據，為UART接口324和靜態檢測電路322提供頻率穩定的時鐘信號；靜態檢測電路322通過UART接口324接收控制艙處理器4發送的檢測報文，完成報文檢測後，再將報文發送給控制艙處理器4，由控制艙處理器4判定發送和接收的報文是否一致，完成系統在地面時的靜態通信檢測；

動態解碼模塊31工作原理：晶片上電後，PLL311為UART接口314、SPI接口313和動態解碼電路312提供時鐘信號；動態解碼電路312通過UART接口314接收控制艙處理器4發送的報文數據，保存完整的指令數據，並將系統頻點信息通過SPI接口313發送給射頻接收機2；延時一定時間後，天線1接收地面雷達上傳的時間指令，經過射頻接收機2處理之後輸出檢波數據給動態解碼電路312；動態解碼電路312對檢波數據進行採樣、解碼、糾錯、校驗、還原並重新編碼，通過UART接口314發送至控制艙處理器4；通過以上過程完成系統在空中飛行時的動態解碼功能，從而修正運動軌跡，提高打擊精度。

本發明指令處理晶片可以替代現有系統中的FPGA和單片機實現靜態檢測和動態解碼功能，其中動態解碼模塊31和靜態檢測模塊32不同時工作，其電源設計框圖如圖4所示。動態解碼模塊數字部分的IO電壓為數字3.3V、內核電壓為數字1.8V，模擬部分IO電壓為模擬3.3V，PLL採用模擬1.8V供電。靜態檢測模塊數字部分的IO電壓為數字2.5V、內核電壓為1.8V，模擬部分IO電壓和LDO輸入電壓均為模擬2.5V、時鐘電路中EFUSE的燒寫電壓為3.3V。採用電源隔離單元實現不同電壓域之間IO環的隔離和全晶片的ESD保護，其中電源隔離單元1隔離數字3.3V和模擬3.3V、電源隔離單元2隔離模擬3.3V和模擬2.5V、電源隔離單元3隔離模擬2.5V和數字2.5V、電源隔離單元4隔離數字3.3V和數字2.5V。

本發明晶片集成了時鐘電路323，其利用EFUSE中的存儲數據可對輸出時鐘進行實時校準，在在uW級功耗設計要求下，晶片隨工藝、電源和溫度變化時，保證時鐘電路323的輸出時鐘具有較高的精度(≤1％)。

由於本發明採用單晶片集成設計、體積更小，適用於不同口徑指令制導系統中，本發明還可進一步同射頻接收機進行系統集成設計，對指令制導系統系列化發展起到推動作用。