電容值可變的mis電容的結構及製作方法
2023-05-11 18:32:41 1
電容值可變的mis電容的結構及製作方法
【專利摘要】本發明公開了一種電容值可變的MIS電容的製作方法，步驟包括：1)在N型重摻雜襯底上成長N型輕摻雜外延；2)成長犧牲氧化層；3)定義N型離子注入區，垂直注入N型離子；4)斜角度注入N型離子；5)去除光刻膠，熱退火；6)去除犧牲氧化層，再澱積一層氧化層；7)澱積金屬層。本發明還公開了該MIS電容的結構。本發明通過垂直和帶角度的兩次N型離子注入及注入後的擴散，在MIS電容的N型輕摻雜外延層中形成了注入離子橫向的波浪形濃度梯度，這種結構使MIS電容值能隨著外加電壓的增大而增大，與RFLDMOS的輸出電容形成互補，用此MIS電容和RFLDMOS的輸出電容並聯進行內匹配，就可以減小輸出電容隨電壓的非線性。
【專利說明】電容值可變的1^113電容的結構及製作方法
【技術領域】
[0001]本發明涉及半導體集成電路製造領域，特別是涉及一種應用於1^0)103工藝的電容值可變的113電容的結構及其製作方法。
【背景技術】
[0002]在附觀03工藝中，0)88、曲線如圖1所示，從圖中可以看出，輸出電容會隨著漏極電壓I的增大而減小，如果此時在輸出端並聯一個電壓係數接近零的電容進行內匹配會這導致在即10103的工作電壓範圍內不能都匹配到最佳值，引起功率放大器輸出功率、增益和效率等的降低。
[0003]通常用作內匹配的113電容採用氧化矽或者氮化矽做介質層，襯底為均勻摻雜的矽襯底，電容值不會隨著電壓的變化而變化，這樣就無法對功放的工作電壓範圍實現最佳匹配。
【發明內容】
[0004]本發明要解決的技術問題之一是提供一種電容值可變的113電容的製作方法，用該方法製作的113電容可以與即10103的輸出電容形成互補，減小匹配後輸出電容的電壓非線性。
[0005]為解決上述技術問題，本發明的電容值可變的113電容的製作方法，步驟包括:
[0006]1)在~型重摻雜襯底上成長~型輕摻雜外延；
[0007]2)在~型輕摻雜外延上成長犧牲氧化層；
[0008]3)用光刻膠定義出~型離子注入區，並進行垂直的~型離子注入；
[0009]4)進行~型離子的斜角度注入；
[0010]5)去除光刻膠，並進行熱退火；
[0011]6)去除犧牲氧化層，然後再澱積一層氧化層；
[0012]7)澱積金屬層，通過光刻和刻蝕形成電容值可變的113電容。
[0013]本發明要解決的技術問題之二是提供用上述方法製作的113電容的結構。
[0014]為解決上述技術問題，本發明的電容值可變的113電容的結構，從下向上依次包括~型重摻雜襯底、^型輕摻雜外延層、氧化層、金屬層，所述~型輕摻雜外延層中注入有~型離子，該~型離子的濃度呈橫向波浪形濃度梯度。
[0015]本發明通過垂直的和帶角度的兩次~型離子注入，以及注入後的擴散，形成注入離子橫向的波浪形濃度梯度。當外加正電壓增大時，離子濃度由濃到淡的~型離子依次發生積累，113電容的電容值就隨著1^0)103工作電壓的增大而增大，與1^0)103的輸出電容的電壓形成互補，用此113電容和即10103的輸出電容並聯進行內匹配，就能夠減小輸出電容隨電壓的非線性，從而大大降低了外匹配的難度，提高了功率放大器的輸出功率、增益、效率以及帶寬。
【專利附圖】
【附圖說明】
[0016]圖1是班^0103工藝中的(:0884,曲線圖。
[0017]圖2是常規113電容的結構示意圖。
[0018]圖3?圖8是本發明的113電容的製作工藝流程圖。其中，圖8是本發明的113電容的結構示意圖。
[0019]圖9是本發明的113電容的曲線。
[0020]圖中附圖標記說明如下:
[0021]型重摻雜矽襯底
[0022]2 4型輕摻雜矽外延
[0023]3、8:氧化矽
[0024]4:光刻膠
[0025]5 型離子注入區
[0026]6:金屬層
【具體實施方式】
[0027]為對本發明的技術內容、特點與功效有更具體的了解，現結合圖示的實施方式，詳述如下:
[0028]本發明的應用於即10103工藝中的113電容，其具體製作工藝如下:
[0029]步驟1，在~型重摻雜矽襯底1上成長~型輕摻雜矽外延2，如圖3所示。
[0030]步驟2，在~型輕摻雜外延2上成長一層100埃左右的氧化矽3作為犧牲氧化層，如圖4所示。
[0031]步驟3，通過光刻膠4定義出~型離子注入區，並進行垂直的~型離子注入，如圖5所示。本實施例注入的是磷離子，注入能量為30?1001^67，注入劑量為1612?1614(3111—2。
[0032]步驟4，進行磷離子的斜角度的注入，如圖6所示。注入角度為15?45度，注入能量為30?1001^67，注入劑量為1^12?1614。111—2。這樣，通過垂直的和帶角度的兩次~型離子注入，就形成了注入離子橫向的波浪形濃度梯度。
[0033]步驟5，去除光刻膠4，並進行熱退火。退火溫度為900?11001，退火時間為30
秒?30分鐘。
[0034]步驟6，溼法去除犧牲氧化層，然後再澱積一層厚度為500?30000埃的氧化矽8，如圖7所示。
[0035]步驟7，澱積金屬層，通過光刻和刻蝕，形成電容的金屬電極，而電容的另一端是高摻雜的矽基板，這樣就形成了電容值可變的113電容的結構，如圖8所示。從圖9的⑶曲線可以看出，本發明製作的113電容可以與輸出電容形成互補，降低輸出電容的非線性。
【權利要求】
1.電容值可變的Mis電容的製作方法，其特徵在於，步驟包括: 1)在N型重摻雜襯底上成長N型輕摻雜外延； 2)在N型輕摻雜外延上成長犧牲氧化層； 3)用光刻膠定義出N型離子注入區，並進行垂直的N型離子注入； 4)進行N型離子的斜角度注入； 5)去除光刻膠，並進行熱退火； 6)去除犧牲氧化層，然後再澱積一層氧化層； 7)澱積金屬層，通過光刻和刻蝕形成電容值可變的MIS電容。
2.根據權利要求1所述的方法，其特徵在於，步驟I)，所述N型輕摻雜外延的厚度為500 ?5000 埃。
3.根據權利要求1所述的方法，其特徵在於，步驟2)，所述犧牲氧化層的厚度為100埃。
4.根據權利要求1所述的方法，其特徵在於，步驟3)和4)中，所述N型離子為磷離子，磷離子注入能量為30?10keV,注入劑量為lel2?lel4cnT2。
5.根據權利要求4所述的方法，其特徵在於，步驟4)，注入角度為15?45度。
6.根據權利要求1所述的方法，其特徵在於，步驟5)，退火溫度為900?1100°C，退火時間為30秒?30分鐘。
7.根據權利要求1所述的方法，其特徵在於，步驟6)澱積的氧化層的厚度為500?30000 埃。
8.電容值可變的MIS電容的結構，其特徵在於，從下向上依次包括N型重摻雜襯底、N型輕摻雜外延層、氧化層、金屬層，所述N型輕摻雜外延層中注入有N型離子，該N型離子的濃度呈橫向波浪形濃度梯度。
9.根據權利要求8所述的結構，其特徵在於，所述N型輕摻雜外延層的厚度為500?5000 埃。
10.根據權利要求8所述的結構，其特徵在於，所述氧化層的厚度為500?30000埃。
【文檔編號】H01L21/334GK104299902SQ201410412539
【公開日】2015年1月21日 申請日期:2014年8月20日 優先權日:2014年8月20日
【發明者】蔡瑩 申請人:上海華虹宏力半導體製造有限公司