一種基於累加器的低複雜度數字匹配濾波方法與流程

2023-04-23 14:34:41 1

本發明涉及一種基於累加器的低複雜度數字匹配濾波方法，屬於數位訊號處理技術領域。

背景技術：

數字匹配濾波器(DMF)是通信系統和測量系統的數位訊號處理模塊的重要組成部分。碼相位捕獲、解擴解調均依賴於DMF的輸出。對於碼速率較高的直接序列擴頻通信系統，為了保證DMF具有足夠大的吞吐量，通常需要採用多級全流水結構和並行加法器樹算法來實現，DMF往往成為整個通信系統接收端程序的資源瓶頸。

對於具有多路數據的低吞吐量系統，如果每路數據都採用傳統DMF的多級全流水結構和並行加法器樹算法來實現，將會造成資源消耗的成倍增長，這對於系統的複雜度要求很高是實際應用中無法接受的。而採用基於累加器結構和全串行操作的DMF則可以極大地節省資源並降低系統複雜度。

技術實現要素：

本發明的目的是解決在系統低吞吐量的情況下數字匹配濾波器(DMF)資源消耗過大和系統複雜度過高的問題，提出了一種基於累加器的低複雜度數字匹配濾波方法，使用累加器結構和全串行操作來節省匹配濾波器的資源佔用並降低系統複雜度。

本發明是通過以下技術方案實現的。

一種基於累加器的低複雜度數字匹配濾波方法，其工作過程如下：

步驟一、DMF的輸入數據以千赫茲級的低速率寫入第一個雙口隨機存取存儲器A(RAM_A)；

步驟二、第一個雙口RAM_A寫滿的同時開始以百兆赫茲級的高速率讀取雙口RAM_A的數據，同時開始將輸入數據以與步驟一中寫入雙口RAM_A相同的寫速率低速寫入第二個雙口隨機存取存儲器B(RAM_B)，並以與步驟二中 讀取雙口RAM_A相同的讀速率高速讀取存儲了擴頻碼的只讀存儲器(ROM)，將讀取的第一個雙口RAM_A的數據和ROM的擴頻碼利用乘法器進行對應相乘並送入累加器；

步驟三、當完成一個完整符號周期的累加運算後，由累加器得到DMF的一個輸出，同時將累加器清零，讀取完第一個雙口RAM_A的數據後停止讀取，等待第二個雙口RAM_B寫入完畢；

步驟四、第二個雙口RAM_B寫滿的同時開始以與步驟二中讀取雙口RAM_A相同的讀速率高速讀取雙口RAM_B的數據，同時開始將輸入數據繼續以與步驟一中寫入雙口RAM_A相同的寫速率低速寫入第一個雙口RAM_A，並以與步驟二中讀取雙口RAM_A相同的讀速率高速讀取存儲了擴頻碼的ROM，將讀取的第二個雙口RAM_B的數據和ROM的擴頻碼利用乘法器進行對應相乘並送入累加器；

步驟五、當完成一個完整符號周期的累加運算後，由累加器得到DMF的下一個輸出，同時將累加器清零，讀取完第二個雙口RAM_B的數據後停止讀取，等待第一個雙口RAM_A寫入完畢；

步驟六、不斷重複進行步驟一至步驟五的操作，最終得到DMF的全部輸出；

經過上述六個步驟即完成了低複雜度數字匹配濾波器的匹配濾波。

有益效果

本發明使用累加器結構和全串行操作設計了一種基於累加器的低複雜度數字匹配濾波方法，其實現過程簡單，消耗資源少；對於具有多路數據的低吞吐量系統，該方法能夠極大的降低系統的資源消耗和複雜度並且不降低系統性能。

附圖說明

圖1是具體實施方式中基於累加器的低複雜度數字匹配濾波器結構示意圖。

具體實施方式

下面結合附圖和實施例對本發明做進一步說明和詳細描述。

本發明提供了一種用於多路數據、低吞吐量的情況下低複雜度數字匹配濾波 器結構設計。本設計首先採用桌球結構來完成輸入輸出數據速率轉換，然後利用乘法器和累加器實現數字匹配濾波過程中的卷積，最後得到數字匹配濾波器的輸出。其結構簡單，資源消耗小，且易於硬體實現。

實施例

在本發明的一個事例性實施例中提供了一種用於某一系統的低複雜度數字匹配濾波器。該系統主要包括實現桌球緩存結構的兩個雙口RAM以及實現匹配濾波中卷積運算的乘法器和累加器。此外還有一個存儲擴頻碼的單口ROM。該系統的各級結構組合能夠實現低吞吐量情況下系統的較低資源消耗。

以下在某一系統的具體環境下說明本發明的具體工作原理。

如圖1所示，在某一系統中DMF的前級輸入為a Hz的信號。假定FPGA的工作時鐘速率為b Hz，為了使DMF能在b Hz的採樣率上工作，首先要通過一對桌球結構構成的雙口RAM完成a Hz到b Hz的速率轉換(「慢寫快讀」)。

該系統是一個擴頻系統，採用長度為n的擴頻碼，故考慮雙口RAM的深度為2倍擴頻碼長度2n，對應兩個完整的符號周期，以防溢出。

雙口RAM在寫埠以a Hz的速率讀取前一級的a Hz輸入，即以aHz的速率向RAM寫入數據。在雙口RAM的讀埠，以bHz的速率讀取RAM內的數據。

雙口RAM的「讀」埠有一個存儲擴頻碼的單口ROM也以b Hz的速率輸出n點擴頻碼，其時序和雙口RAM的讀取時序保持對齊，二者相乘的結果送入累加器，經過n個時鐘周期計算出DMF的一個輸出。到此即完成了DMF的主要功能。

注意到要算完雙口RAM中保存的一半數據(n個地址)，即DMF在一個碼元周期內的輸出，需要n×n個b Hz時鐘周期。而雙口RAM「寫」埠，寫滿一半空間(n個地址)共需n×b/a個b Hz時鐘周期。寫入速率小於讀出速率，因此不會發生讀寫衝突。

通過上述的「桌球結構」緩衝、乘法器和累加器等各部分的組合，能夠實現低吞吐量下的數字匹配濾波器，並且極大的減少資源的消耗。

以上所述為本發明的較佳實施例而已，而並非是對本發明的實施方式的限 定。對於所屬領域的普通技術人員來說，在上述說明的基礎上還可以做出其他不同形式的變化和變動。這裡無法對多有的實施方式予以窮舉。凡是屬於本發明的技術方案所引申出的顯而易見的變化或變動仍處於本發明的保護範圍之列。