肖特基墊壘二極體及其製造方法
2023-04-23 20:08:11 1
肖特基墊壘二極體及其製造方法
【專利摘要】本發明涉及肖特基墊壘二極體及其製造方法。一種肖特基勢壘二極體，可以包括配置在n+型碳化矽襯底的第一表面上的第一n-型外延層，配置在第一n-型外延層中的第一p+區，配置在第一n-型外延層和第一p+區上的第二n型外延層，配置在第二n型外延層中的第二p+區，配置在第二n型外延層和第二p+區上的肖特基電極，以及配置在n+型碳化矽襯底的第二表面上的歐姆電極，其中第一p+區和第二p+區可以彼此接觸。
【專利說明】肖特基墊壘二極體及其製造方法
[0001]相關申請的交叉引用
[0002]本申請要求2012年9月14日提交的韓國專利申請第10-2012-0101967號的優先權，該申請的全部內容結合於此用於通過該引用的所有目的。
【技術領域】
[0003]本發明涉及一種包括碳化矽(SiC)的肖特基勢壘二極體，及其製造方法。
【背景技術】
[0004]肖特基勢壘二極體(SBD)使用肖特基結，肖特基結為金屬與半導體的連接，而不像一般的PN二極體使用PN結，肖特基勢壘二極體顯示出高速的開關特性，並且具有導通電壓比PN 二極體的導通電壓低的特性。
[0005]在一般的肖特基勢壘二極體中，結勢壘肖特基(JBS)結構通過使得在施加反向電壓時擴散的PN 二極體耗盡層重疊而應用於阻擋漏電流和提高擊穿電壓，在結勢壘肖特基結構中，P+區形成在肖特基結部分的低端，以改進降低漏電流的特性。
[0006]然而，由於p+區存在於肖特基結部分，存在的問題是，作為前向電流路徑的肖特基電極與n-漂移層的接觸面積減小以提高電阻值，並且肖特基勢壘二極體的導通電阻增力口。另外，由於P+區浮動，阻擋漏電流的耗盡層寬度並不大，因而P+區之間的間隔變小的過程中存在著困難。
[0007]公開於該發明【背景技術】部分的信息僅僅旨在加深對本發明的一般【背景技術】的理解，而不應當被視為承認或以任何形式暗示該信息構成已為本領域技術人員所公知的現有技術。
【發明內容】
[0008]本發明的各個方面致力於最大化肖特基結的面積以降低前向電壓施加於肖特基勢壘二極體時的導通電阻。
[0009]在本發明的示例性實施方案中，肖特基勢壘二極體可以包括配置在n+型碳化矽襯底的第一表面上的n-型外延層，配置在n-型外延層中的第一 p+區，配置在n-型外延層與第一 P+區上的n型外延層，配置在n型外延層中的第二 p+區，配置在n型外延層和第二P+區上的肖特基電極，以及配置在n+型碳化矽襯底的第二表面上的歐姆電極，其中第一 P+區與第二 P+區彼此接觸。
[0010]第一 P+區可以在n-型外延層的表面上形成為晶格形狀。
[0011]第二 p+區可以包圍n型外延層的邊緣形成為四邊形形狀。
[0012]在本發明的另一方面，一種肖特基勢壘二極體的製造方法可以包括在n+型碳化矽襯底的第一表面上形成n-型外延層，注入p+離子進入n-型外延層的表面以形成第一 p+區，在n-型外延層和p+區上形成n型外延層，注入n+離子進入n型外延層的表面以形成第二 P+區，在n型外延層和第二 p+區上形成肖特基電極，以及在n+型碳化矽襯底的第二表面上形成歐姆電極，其中第一 P+區和第二 P+區彼此接觸。
[0013]第一 p+區可以在n-型外延層的表面上形成為晶格形狀。
[0014]第二 p+區可以包圍n型外延層的邊緣形成為四邊形形狀。
[0015]如上所述，根據本發明的示例性實施方案，有可能最大化肖特基結的面積，因此降低施加前向電壓時的導通電阻。
[0016]通過納入本文的附圖以及隨後與附圖一起用於說明本發明的某些原理的【具體實施方式】，本發明的方法和裝置所具有的其他特徵和優點將更為具體地變得清楚或得以闡明。
【專利附圖】
【附圖說明】
[0017]圖1為根據本發明的示例性實施方案的肖特基勢壘二極體的截面圖。
[0018]圖2為圖1中的n-型外延層的俯視圖。
[0019]圖3為圖1中的n型外延層的俯視圖。
[0020]圖4到圖7為依次顯示根據本發明的示例性實施方案的肖特基勢壘二極體的製造方法的圖。
[0021]應當了解，附圖並不必須是按比例繪製的，其示出了某種程度上經過簡化了的本發明的基本原理的各個特性。在此所公開的本發明的特定的設計特徵，包括例如特定的尺寸、方向、位置和外形，將部分地由特定目的應用和使用環境外所確定。
[0022]在這些附圖中，在貫穿附圖的多幅圖形中，附圖標記指代本發明的相同或等效的部分。
【具體實施方式】
[0023]現在將具體參考本發明的各個實施方案，在附圖中和以下的描述中示出這些實施方案的實例。雖然本發明與示例性實施方案相結合進行描述，但應當了解，本說明書並非旨在將本發明限制為那些示例性實施方案。相反，本發明旨在不但覆蓋這些示例性實施方案，而且覆蓋可以被包括在由所附權利要求所限定的本發明的精神和範圍之內的各種替換、修改、等效形式以及其它實施方案。
[0024]本發明的示例性實施方案將參考附圖進行詳細描述。但是，本發明並不限制為在此描述的示例性實施方案，而是可以實施為其它形式。提供在此公開的示例性實施方案，使得公開的內容可以是透徹和完整的，並且使本發明的精神可以被本領域技術人員充分地理解。
[0025]在圖中，層和區的厚度為了清晰起見而被放大。另外，在提到層出現在其它層或者襯底「上」的情況，則該層可以直接形成在其它層上或者襯底上，或者第三層可以插入其間。在整個說明書中，同樣的附圖標記表示同樣的組成元件。
[0026]圖1為根據本發明的示例性實施方案的肖特基勢壘二極體的截面圖，圖2為圖1中的n-型外延層的俯視圖，以及圖3為圖1中的n型外延層的俯視圖。
[0027]參考圖1到圖3，在根據本示例性實施方案的肖特基勢壘二極體中，n-型外延層200，n型外延層300，以及肖特基電極400依次層壓在n+型碳化矽襯底100的第一表面上，並且歐姆電極500層壓在n+型碳化矽襯底100的第二表面上。[0028]p+離子注入的第一 p+區210形成在n-型外延層200中，並且p+離子注入的第二P+區310形成在n型外延層300上。
[0029]第一 p+區210在n-型外延層200上形成為晶格形狀。第二 p+區310區包圍n型外延層300的邊緣形成為四邊形形狀，並且與第一 P+區210接觸。
[0030]如上所述，由於第一 p+區210和第二 p+區310彼此接觸因而在電氣上是連接的，當施加反向偏置時，第一 P+區210和n-型外延層200的結區被施加反向偏置，因此形成的耗盡層比已知方法中的寬，以大大地降低漏電流。
[0031]此外，第一 p+區210可以形成在n-型外延層200的表面上，並且與第一 P+區210接觸的第二 P+區310可以形成在n型外延層300的邊緣，以增加肖特基結的面積，因而降低施加前向電壓時的導通電阻。
[0032]然後，參考圖4到圖7以及圖1，根據本發明的示例性實施方案的半導體器件的製造方法將被詳細描述。
[0033]圖4到圖7為依次顯示根據本發明的示例性實施方案的肖特基勢壘二極體的製造方法的圖。
[0034]如圖4所示，n+型碳化矽襯底100為準備好的，並且n_型外延層200通過外延生長形成在n+型碳化娃襯底100的第一表面上。
[0035]然後，如圖5所示，第一 P+區210通過注入p+離子進入n-型外延層200的表面部分而形成。第一 P+區210在n-型外延層200的表面上形成為晶格形狀。
[0036]接下來，如圖6所示，n型外延層300通過外延生長形成在n_型外延層200和第一 p+ 區 210 上。
[0037]然後，如圖7所示，第二 P+區310通過注入p+離子進入n型外延層300的表面部分而形成。第二 P+區310包圍n型外延層300的邊緣形成為四邊形形狀。第二 p+區310與第一 P+區210接觸。
[0038]接下來，如圖1所示，肖特基電極400形成在n型外延層300和第二 p+區310上，並且歐姆電極500形成在n+型碳化矽襯底100的第二表面上。
[0039]為了方便解釋和精確限定所附權利要求，術語「上」、「下」、「內」和「外」被用於參考附圖中所顯示的這些特徵的位置來描述示例性實施方式的特徵。
[0040]前面對本發明具體示例性實施方案所呈現的描述是出於說明和描述的目的。這些描述並非想窮盡本發明，或者將本發明限制為所公開的精確形式，並且很顯然，根據上述教導，可以進行很多改變和變化。選擇示例性實施方案並進行描述是為了解釋本發明的特定原理及其實際應用，從而使得本領域的其它技術人員能夠實現並利用本發明的各種示例性實施方案及其不同選擇形式和修改形式。本發明的範圍旨在由所附權利要求書及其等價形式所限定。
【權利要求】
1.一種肖特基勢魚二極體，包括: n-型外延層，所述n-型外延層配置在n+型碳化矽襯底的第一表面上； 第一 p+區，所述第一 p+區配置在所述n-型外延層中； n型外延層，所述n型外延層配置在所述n-型外延層和所述第一 p+區上； 第二 P+區，所述第二 P+區配置在所述n型外延層中； 肖特基電極，所述肖特基電極配置在所述n型外延層和所述第二 p+區上；以及 歐姆電極，所述歐姆電極配置在所述n+型碳化矽襯底的第二表面上， 其中，所述第一 P+區和所述第二 P+區彼此接觸。
2.根據權利要求1所述的肖特基勢壘二極體，其中所述第一P+區在所述n-型外延層的表面上形成為晶格形狀。
3.根據權利要求2所述的肖特基勢壘二極體，其中所述第二p+區包圍所述n型外延層的邊緣形成為四邊形形狀。
4.一種肖特基勢壘二極體的製造方法，包括: 在n+型碳化娃襯底的第一表面上形成n-型外延層； 注入P+離子進入所述n-型外延層的表面以形成第一 p+區； 在所述n-型外延層和所述第一 p+區上形成n型外延層； 注入n+離子進入所述n型外延層的表面以形成第二 p+區； 在所述n型外延層和所述第二 p+區上形成肖特基電極；以及 在所述n+型碳化矽襯底的第二表面上形成歐姆電極， 其中所述第一 P+區和所述第二 P+區彼此接觸。
5.根據權利要求4所述的肖特基勢壘二極體的製造方法，其中所述第一p+區在所述n-型外延層的表面上形成為晶格形狀。
6.根據權利要求5所述的肖特基勢壘二極體的製造方法，其中所述第二p+區包圍n型外延層的邊緣形成為四邊形形狀。
【文檔編號】H01L29/872GK103681883SQ201210570518
【公開日】2014年3月26日 申請日期:2012年12月25日 優先權日:2012年9月14日
【發明者】李鍾錫, 洪坰國 申請人:現代自動車株式會社