單一電晶體平面隨機存取存儲單元與其形成方法
2023-04-23 21:58:11
專利名稱：單一電晶體平面隨機存取存儲單元與其形成方法
技術領域：
本發明有關於一種半導體組件的製造方法，且特別有關於一種單一電晶體動態隨機存取存儲單元及其製造方法，此單一電晶體動態隨機存取存儲單元具有較小的尺寸與較長的電壓保存時間。
背景技術：
動態隨機存取存儲器(Dynamic Random Access Memories，簡稱DRAM)常用來增加每單位表面積的儲存位，且其中以單一電晶體(singletransistor，簡稱1T)DRAM單元最常用。此單一電晶體動態隨機存取存儲單元包括一個單一金氧半(MOS)電晶體、一個通柵電晶體(pass transistor)或一個存取電晶體(access transistor)，這些電晶體與字符線(word line)接觸，而此字符線是用來控制通柵電晶體的開關以使位線(bit line)與儲存電容耦合或退耦(decouple)。當儲存電容被充電到一預定電壓時，此存儲單元就會儲存一個「1」的狀態；當儲存電容被充電到一預定低電壓時，通常為接地，此存儲單元就會儲存一個「0」的狀態。
存儲單元中的電壓儲存狀態「1」會隨著時間經由許多種漏電機制變成較低的「0」電壓狀態(如接地電壓)，此現象與靜態隨機存取存儲器(StaticRandom Access Memories，簡稱SRAM)的充電過程不同，要保留DRAM所儲存的數據的唯一方法就是經由更新(refresh)操作來周期性地對數據作讀取和重寫的動作，尤其在DRAM存儲單元尺寸的縮小時，避免漏電以使電荷保存在DRAM單元中相形重要。
有許多漏電機制會影響DRAM單元中所儲存的電荷，包括接面漏電流(Junction Leakage)、通柵電晶體啟始漏電流或電經由儲存電容中的介電質漏出與經由其它寄生漏電路徑漏電，特別是在先前技藝中的單一電晶體動態隨機存取存儲單元，包括其平面儲存電容，在未來應用所需存儲單元密度要求下的電荷保存時間卻太短。
因此，業界亟需提出一種DRAM製造技藝，以改善DRAM存儲單元的電荷保存(retention)時間且減少尺寸來避免過高的製造成本。
故業界亟需一種DRAM存儲單元，以改善其電荷保存時間且減少尺寸來避免過高的製造成本並克服先前技藝中的其它缺點與不足。
發明內容
有鑑於此，本發明提供一種單一電晶體隨機存取存儲單元結構與其製造方法，以改善其電荷保存能力。
為達上述目的，本發明提供一種單一電晶體平面隨機存取存儲單元的形成方法，以改善其電荷保存能力，包括提供一矽基底包括一淺溝隔離結構與一覆蓋此矽基底的一柵極介電層；沉積一多晶矽層；形成一通柵電晶體結構與一儲存電容結構，且此通柵電晶體結構與此儲存電容結構鄰接且藉一預定距離分開；進行一第一離子布植製程以形成一第一摻雜區與一第二摻雜區，此第一摻雜區與此第二摻雜區鄰接於上述通柵電晶體結構的兩側，且此第一摻雜區是由上述預定距離所定義；沉積一間隙壁介電層；回蝕刻上述間隙壁介電層，以形成一預定寬度的側壁間隙壁於上述第二摻雜區的一第一部分上，同時也留下一未蝕刻間隙壁介電質部分於上述第一摻雜區上；以及進行一第二離子布植製程以在上述第二摻雜區的一第二部分中形成一相對高摻雜質濃度。
圖1A～圖1F為一系列剖面圖，用以說明本發明實施例中的單一電晶體隨機存取存儲單元的形成。
圖2為一流程圖，此流程圖包括本發明數個實施例的步驟。
符號說明12～基底 12A～P摻雜區12B～N井摻雜區 14～淺溝隔離18～柵極介電質 20～多晶矽層22A～柵極結構 22B～電容結構24A、24B～P型摻雜區26～側壁間隙壁介電材料26A～側壁間隙壁26B～側壁間隙壁層部分28A、28B、28C～自行對準矽化物D～距離
具體實施例方式
本發明實施例是描述具有氧化介電質的平面儲存電容的形成方法，但本發明並不以此為限，其它可用於單一電晶體動態隨機存取存儲單元的電容介電材料皆屬本發明的範圍，包括高介電常數材料，如具有大於10的介電常數材料。
圖1A為中製程中晶片的部分剖面圖，此晶片藉由一般製程在P摻雜矽基底12中形成一淺溝隔離(STI)結構14，且在P摻雜矽基底12中，P摻雜區12A與N井摻雜區12B形成於組件有源區中的STI結構14鄰近處，雖然如圖所示的形成方式與較佳實施例皆為PMOS通柵電晶體型DRAM存儲單元，然而NMOS通柵電晶體也可藉由摻雜不同類型的摻雜質而形成，如N或P型摻雜質。
依然請參閱圖1A，STI結構14的形成過程如下首先在矽基底12上利用熱成長方式形成墊氧化層(未顯示)，如藉由乾式或溼式熱氧化方法形成此層，接著於此墊氧化層上形成氮化層(未顯示)，如藉由一般CVD製程如LPCVD製程形成氮化矽(Si3N4)，再利用一般微影和蝕刻製程先蝕刻氮化層與墊氧化層以形成一硬掩膜(hard mask)，接著再蝕刻出STI溝槽，而蝕刻後的側壁角較佳約為70～85度且為圓形底角以減少應力，接著藉由熱成長方式形成氧化襯層(未顯示)以襯著溝槽，再利用高密度電漿化學氣相沉積(HPD-CVD)在溝槽中填入氧化矽(如SiO2)，此氧化矽為STI氧化物。
接下來再利用化學機械研磨(CMP)製程使STI氧化物平坦化且此研磨停止於氮化矽層(未顯示)上。再藉由一般溼式剝除如熱硝酸與HF分別將氮化矽層與襯氧化層去除，以留下STI氧化結構14。然後利用熱成長形成犧牲氧化層(未顯示)於矽基底上，以對隨後的高能量(如500KeV～1MeV)離子布植如植入磷作準備，以形成N井區如12B。接下來對N井區12B進行一般的掩膜與離子布植製程(如逆增式井(retrograde well)以及啟始電壓調整布植)。再藉由一般HF溼式剝除製程將矽基底12上的氧化物移除，然後再利用一般製程清洗矽基底12，如利用標準清潔1(Standard Cleaning 1，簡稱SC-1)與/或標準清潔2(Standard Cleaning 1，簡稱SC-2)溶液進行清洗步驟，上述清洗溶液的組成分別為NH4OH-H2O2-H2O與HCl-H2O2-H2O。
接下來請參閱圖1B，將柵極介電層或門極介電堆棧層如18形成於矽基底12上，如利用熱成長方式形成柵極氧化層(如SiO2)作為柵極介電質，且其中的熱成長是藉溼式或乾式方法在約900～1150℃下的熱處理，且所成長的柵極介電層較佳具有約20～50埃的厚度。此柵極氧化層如18可利用氮化技術形成以增加介電常數，如含氮電漿與/或退火處理。此外，氧化矽/氮化矽或氮氧化矽的交迭層(又稱之為氧化物/氮化物的柵極介電質)也可作為柵極介電堆棧如18。
此外，一層或多層的高介電常數(如介電常數大於10)介電質如Ta2O5也可用以形成柵極介電質18，其它金屬氧化物如氧化鈦、氧化鉿、氧化釔、氧化鑭、氧化鋯以及其矽酸鹽或鋁酸鹽也可用來形成柵極介電質18，而在矽基底12上所形成的熱成長界面氧化層(未顯示)的等效氧化層厚度(EquiValent Oxide Thickness，簡稱EOT)約為50～200埃，且可利用原子層化學氣相沉積(atomic layer chemical vapor deposition，簡稱ALCVD)方法以及接著在氧氣、氮氣與/或氫氣下進行退火處理，以形成此高介電常數柵極介電質。其它高介電常數材料如BaSrTiO3(BST)、PbZrTiO3(PZT)等也可用作高介電常數柵極介電堆棧。此高介電常數柵極介電質的介電常數較佳大於10，更佳約為20。
依然請參閱圖1B，藉由一般技術在柵極介電層18上沉積多晶矽層20，如利用LPCVD製程沉積約2000～4000埃的多晶矽。此多晶矽層20在沉積時較佳未摻雜，且在沈積後進行摻雜(如摻雜P型摻雜質，如硼)且同時形成摻雜接觸區，如通柵電晶體鄰近處的源極/汲極區。
請參閱圖1C，接著對多晶矽層20進行一般光微影圖案化與蝕刻製程以定義出DRAM存儲單元中用於通柵電晶體中的柵極結構22A與用於儲存電容中的電容結構22B，且此儲存電容結構22B較佳為平面電容，如形成於多晶矽電極(如電極板)上的電容介電質與柵極介電層18共平面。本發明的重要目的為通柵電晶體結構如22與儲存電容22B的距離D小於隨後形成的側壁間隙壁寬度的2倍，如約1～1.75倍。
然後利用一般離子布植摻雜製程形成P型摻雜源極/汲極延伸(source/drain extension，SDE)部分，如鄰近於通柵電晶體22A的一側與儲存電容22B的一側的24A與24B，此P型摻雜質如硼的濃度較佳約為每平方公分1012～1014個摻雜原子以形成P型摻雜區24A與24B，而其它可形成淺布植的方法也可使用，其布植深度約為200～1000埃，此深度是根據電晶體的尺寸而定，如小於0.25微米或0.18微米的CMOS技術。此外上述製程也可利用習知技藝中的氣體浸入式雷射(gas immersion laser)與電漿浸入式摻雜(plasma immersion doping)方法，但還是以離子布植方法較佳。
請參閱圖1D，此為本發明的要點。利用整面(大體上為順應式)沉積製程將側壁間隙壁介電材料填充於通柵電晶體22A與儲存電晶體22B所定義的距離D中，且此側壁間隙壁介電材料所沉積之後厚度大於等於預定距離D。此沉積製程如為LPCVD、PECVD或HDPCVD，而側壁間隙壁介電材料包括一層或多層的二氧化矽、氮化矽與/或氮氧化矽，且此層26的厚度約介於500～2000埃間。
請參閱圖1E，接著利用一般溼式或乾式回蝕刻製程對側壁間隙壁介電層26進行回蝕刻，較佳是利用乾式(電漿增進)回蝕刻，以形成側壁間隙壁如26A，且留下側壁間隙壁層部分26B於儲存電容22B與柵極電晶體22A間，以P型摻雜區24B。藉由在柵極電晶體22A與儲存電容22B間的小於兩倍側壁間隙壁寬度的預定距離D使側壁間隙壁回蝕刻製程可將未蝕刻的介電側壁間隙壁層部分如26B留下來覆蓋P型摻雜區24B，以在隨後的離子布植製程中作為布植掩膜，如形成更高摻雜濃度接觸區(HDD)如24A。
依然請參閱圖1E，接著進行第二P型離子布植製程如硼，以增加摻雜區如24A的P型摻雜濃度與深度，此製程為自我對準離子布植製程，以在摻雜區24A中形成P+型摻雜區。此第二離子布植製程的摻雜濃度較佳大於每平方公分1015個摻雜質原子。在本發明的要點中，未蝕刻側壁介電層間隙壁部分26B在第二離子布植製程中作為離子布植掩膜，以在區域24B中遮住此P型摻雜，以使未蝕刻側壁介電層間隙壁部分26B形成相對低濃度的摻雜區，如使未蝕刻側壁介電層間隙壁部分26B為P-型摻雜，而摻雜區24A為P+型摻雜。
請參閱圖1F，接下來進行一般自行對準矽化物形成製程。首先將矽基底12上(如氧化物部分)的材料層移除，接著沉積金屬如鈦或鈷，再進行矽化反應以形成自行對準矽化物28A、28B與28C以分別覆蓋P+型摻雜區24A、通柵電晶體22A與儲存電容22B，此自行對準矽化物28A、28B與28C如為TiSi2或CoSi2。這樣做的優點在於未蝕刻間隙壁介電層部分26B可防止P-型摻雜區24B上的自行對準矽化物的形成。接下來進行一般製程以形成導體內聯機(未顯示)，如分別提供導體內聯機與P+型摻雜區24A的自行對準矽化物部分28A(位線)、通柵電晶體22A的自行對準矽化物部分28B(字符線)與儲存電容22B的自行對準矽化物部分28C形成電性接觸。
根據本發明方法所形成的單一電晶體RAM結構的漏電流可減小，以增加其電荷保存時間與更新循環時間(refresh cycle time)，上述的漏電路徑包括由儲存電容經由摻雜部分24B的接面漏電路徑，此漏電的減少相信是由在儲存點區如摻雜區24B相對低濃度的摻雜所造成，且藉本發明的方法，此優點的達成並不需額外的製程步驟。此外，自行對準矽化物28A、28B與28C在晶片上所欲之電性接觸部分的形成不會再儲存點區24B上形成，而原本形成在儲存點區24B上的自行對準矽化物常被認為是寄生電流漏電路徑，因此，本發明較佳實施例的單一電晶體RAM結構在縮小存儲單元尺寸與避免額外製程步驟裡可提升電荷保存。
圖2為一流程圖，包括本發明實施中的許多實施例。在製程201中，在摻雜的矽基底裡提供STI結構；在製程203中，一柵極介電質形成於上述矽基底上；在製程205中，沉積一多晶矽層，且蝕刻此多晶矽層以形成通柵電晶體與儲存電容，且其間的距離為小於隨後形成的側壁間隙壁寬度的2倍；在製程207中，實行第一離子布植以在通柵電晶體兩側形成第一與第二摻雜區；在製程209中，沈積且回蝕刻間隙壁介電層，以形成側壁間隙壁於部分(另一部分正被遮蓋住)第一摻雜區上，且留下部分間隙壁介電層於預定距離所定義的第二摻雜區上；在製程211中，實行第二離子布植製程以形成更高濃度摻雜矽區於第一摻雜區所暴露出的部分；在製程213中，實行自行對準矽化物形成製程以形成矽化物區於第一摻雜區、通柵電晶體與儲存電容上；在製程215中，形成位線、字符線與儲存電容內聯機，以完成單一電晶體RAM存儲單元的形成。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，因此本發明的保護範圍當視所附的權利要求範圍所界定者為準。
權利要求
1.一種單一電晶體平面隨機存取存儲單元的形成方法，以改善其電荷保存能力，包括提供一矽基底包括一淺溝隔離結構與一覆蓋此矽基底的一柵極介電層；沉積一多晶矽層；形成一通柵電晶體結構與一儲存電容結構，且此通柵電晶體結構與此儲存電容結構鄰接且藉一預定距離分開；進行一第一離子布植製程以形成一第一摻雜區與一第二摻雜區，此第一摻雜區與此第二摻雜區鄰接於上述通柵電晶體結構的兩側，且此第一摻雜區是由上述預定距離所定義；沉積一間隙壁介電層；回蝕刻上述間隙壁介電層，以形成一預定寬度的側壁間隙壁於上述第二摻雜區的一第一部分上，同時也留下一未蝕刻間隙壁介電質部分於上述第一摻雜區上；以及進行一第二離子布植製程以在上述第二摻雜區的一第二部分中形成一相對高摻雜質濃度。
2.根據權利要求1所述的單一電晶體平面隨機存取存儲單元的形成方法，尚包括在該第二部分、該通柵電晶體結構與該儲存電容上形成自行對準矽化物區的步驟。
3.根據權利要求1所述的單一電晶體平面隨機存取存儲單元的形成方法，其中該柵極介電層是擇自於二氧化矽、氮化的二氧化矽與氧化物/氮化物所組成的族群中。
4.根據權利要求1所述的單一電晶體平面隨機存取存儲單元的形成方法，其中該儲存電容結構形成於至少部分該淺溝隔離結構上。
5.根據權利要求1所述的單一電晶體平面隨機存取存儲單元的形成方法，其中該預定距離小於該預定寬度的2倍。
6.根據權利要求1所述的單一電晶體平面隨機存取存儲單元的形成方法，其中該間隙壁介電層厚度大於該預定距離的一半。
7.根據權利要求1所述的單一電晶體平面隨機存取存儲單元的形成方法，其中該通柵電晶體結構與該儲存電容結構包括一存儲單元形成於一P型矽基底的一N型摻雜井區上。
8.根據權利要求1所述的單一電晶體平面隨機存取存儲單元的形成方法，其中該第一摻雜區與第二摻雜區分別包括P-與P+摻雜區。
9.根據權利要求1所述的單一電晶體平面隨機存取存儲單元的形成方法，其中該第一摻雜區的摻雜濃度為每平方公分1012～1014個摻雜質原子，且該第二摻雜區包括一相對更高摻雜濃度摻雜區，其濃度大於每平方公分1015個摻雜質原子。
10.一種單一電晶體平面隨機存取存儲單元，包括一通柵電晶體結構與一儲存電晶體結構形成於一矽基底上，且此通柵電晶體結構與此儲存電晶體結構分開，以在一第一摻雜區形成一空間距離；以及一側壁間隙壁材料鄰近於上述通柵電晶體結構的兩側，且此側壁間隙壁材料覆蓋部分一第二摻雜區且完全覆蓋上述第一摻雜區。
11.根據權利要求10所述的單一電晶體平面隨機存取存儲單元，其中該第一摻雜區包括一低於該第二摻雜區的摻雜濃度。
12.根據權利要求10所述的單一電晶體平面隨機存取存儲單元，其中該第一摻雜區的摻雜濃度為每平方公分1012～1014個摻雜質原子，且該第二摻雜區包括一相對更高摻雜濃度摻雜區，其濃度大於每平方公分1015個摻雜質原子。
13.根據權利要求10所述的單一電晶體平面隨機存取存儲單元，其中該儲存電容結構形成於至少部分一淺溝隔離結構上。
14.根據權利要求10所述的單一電晶體平面隨機存取存儲單元，尚包括自行對準矽化物形成於部分的該第二摻雜區、該通柵電晶體結構與該儲存電容結構上。
15.根據權利要求10所述的單一電晶體平面隨機存取存儲單元，其中該通柵電晶體結構與該儲存電容結構包括一柵極介電層，此柵極介電層是擇自於二氧化矽、氮化的二氧化矽與氧化物/氮化物所組成的族群中。
16.根據權利要求10所述的單一電晶體平面隨機存取存儲單元，其中該通柵電晶體結構與該儲存電容結構包括一存儲單元形成於一P型矽基底的一N型摻雜井區上。
17.根據權利要求10所述的單一電晶體平面隨機存取存儲單元，其中該第一摻雜區與第二摻雜區分別包括P-與P+摻雜區。
18.根據權利要求10所述的單一電晶體平面隨機存取存儲單元，其中該通柵電晶體結構與該儲存電容結構包括一P型摻雜多晶矽電極部分。
全文摘要
本發明提供一種單一電晶體平面隨機存取存儲單元與其形成方法，以其改善電荷保存能力，此方法包括形成通柵電晶體結構與儲存電容結構，此通柵電晶體結構與此儲存電容結構鄰接且藉一預定距離分開；進行第一離子布植製程以形成第一摻雜區與第二摻雜區，此第一摻雜區是由上述預定距離所定義；沉積間隙壁介電層；回蝕刻上述間隙壁介電層，以形成一預定寬度的側壁間隙壁於上述第二摻雜區的第一部分上，同時也留下未蝕刻間隙壁介電質部分於上述第一摻雜區上；以及進行第二離子布植製程以在上述第二摻雜區的一第二部分中形成一相對高摻雜質濃度。
文檔編號H01L29/76GK1622314SQ20041009166
公開日2005年6月1日 申請日期2004年11月24日 優先權日2003年11月25日
發明者黃智睦, 金明鑄, 張沄 申請人:臺灣積體電路製造股份有限公司