具有高觸發電流的靜電放電防護電路的製作方法
2023-04-26 07:38:41
專利名稱：具有高觸發電流的靜電放電防護電路的製作方法
技術領域：
本發明涉及一種運用半導體控制整流器(semiconductor controlledrectifier，SCR)的靜電放電(electrostatic discharge，ESD)防護電路；尤其是指一種具有高觸發電流的ESD防護電路。
然而，由圖2中的伏安特性圖中也可得知傳統SCR的觸發電流Itrig也是非常的小。這樣，當一個接合焊墊使用傳統SCR作為ESD防護組件時，在正常電源的使用狀況下，便容易受到噪聲的幹擾而觸發，發生栓鎖(latch-up)的現象，使得該接合焊墊13將會被箝制在一個相當低的電位(～vhold)，而無法接受或是發送信號。
為達到上述的目的，本發明提出一種具有高觸發電流的靜電放電(ESD)防護電路，包含有一半導體控制整流器(SCR)，包含有一陽極(anode)、一陽柵極(anode gate)、一陰柵極(cathode gate)以及一陰極(cathode)，其中該陽極耦接至一第一接合焊墊(pad)，該陰柵極與該陰極耦接至一第二接合焊墊，該半導體控制整流器設置一基底表面；特點是還有一MOS結構的一雙極性接面電晶體，具有一集電極以及一發射極；其中，該集電極與該發射極的其中的一極僅僅耦接至該陽柵極，該集電極與該發射極其中的另一極耦接至該第二接合焊墊。
所述的半導體控制整流器是為一側向的SCR；所述的雙極性接面電晶體設置在一柵極接地的NMOS電晶體之內，該集電極為該NMOS的漏極，該發射極為該NMOS的源極；所述的雙極性接面電晶體設置在一PMOS電晶體之內，該PMOS具有一柵極耦接至該PMOS的一源極，該集電極為該PMOS的一漏極，該發射極為該PMOS的源極；所述的第一接合焊墊與所述的第二接合焊墊其中之一做為一電源線，另一則作為輸出入口。
根據上述發明，還提供一屬於同一構思的一種靜電放電防護電路，包含有一半導體控制整流器，該控制整流器包含有一第一導電型的一基底；一第二導電型的一井區，形成於該基底上；該第一導電型的一第一摻雜區，設於該井區上；和該第二導電型的一第二摻雜區，設於該基底上；該第一摻雜區耦接至一第一接合焊墊，該基底、該第二摻雜區耦接至一第二接合焊墊；特點是，該半導體整流器為一側向半導體控制整流器，該靜電放電電路還包含一柵極接地NMOS，該NMOS包含有一漏極，僅僅耦接至該側向半導體控制整流器的該井區；以及相耦接的一源極以及一柵極；其中，該源極以及該柵極耦接至一第二接合焊墊。
所述的側向半導體控制整流器還包含有該第一導電型的一第三摻雜區，所述的基底通過該第三摻雜區耦合至所述的第二接合焊墊；其還包含有該第二導電型的一第四摻雜區，設於所述的井區內，該井區通過該第四摻雜區耦接至所述的柵極接地的所述NMOS的漏極；所述的第四摻雜區包圍所述的第一摻雜區；所述的側向SCR還包含有所述第一導電型的一第三摻雜區，設於該基底上，所述第二摻雜區位於該第三摻雜區與所述井區之間，該基底通過該第三摻雜區耦合至該第二接合焊墊；所述的第一摻雜區、第二摻雜區、第三摻雜區、第四摻雜區大致上彼此相平行，放置於所述基底上。
本發明的ESD防護電路一方面具有良好的ESD防護能力，另一方面，有可以免除噪聲幹擾時所可能發生的栓鎖效應。
圖3為本發明的ESD防護電路的剖面示意圖；圖4為圖3中的SCR的一種布局圖；圖5為圖3中的等效組件連接電路圖；圖6為圖5中的電路圖相對應的伏安特性圖；圖7為本發明的另一ESD防護電路的剖面圖；圖8為圖7中的SCR的一種布局圖；圖9為一以PMOS實施的ESD防護電路示意圖。
附圖符號、標號說明10、30～P型基底； 12、32～N型井；14、20、22、28～P+摻雜區； 18、24、26～N+摻雜區；13、33～接合焊墊；
圖3中，本發明的ESD防護電路主要包含有兩個組件，一個是側向SCR，另一個是NMOS N1。如圖3、圖4所示，P+摻雜區22、N型井32、P型基底30以及N+摻雜區26構成了側向SCR的PNPN結構，分別當作側向SCR的陽極、陽柵極、陰柵極以及陰極。P+摻雜區22直接耦接到一接合焊墊33。P型基底30通過P+摻雜區28，耦接到一電源線Vss。當然，該電源線Vss耦接到一個電源接合焊墊(未顯示)。N+摻雜區26也耦接到Vss。N1的柵極以及源極均耦接到Vss。側向SCR中的N型井32僅僅通過N+摻雜區24，耦接到N1的漏極，如圖3所示。除了N1的漏極外，N型井32並沒有耦接到任何地方。P+摻雜區22、N+摻雜區24、N+摻雜區26以及P+摻雜區28在布局上，彼此大致平行，如圖4所示。圖3中同時顯示出側向SCR中的等效組件圖。
圖5為圖3所示的等效組件連接電路圖。Q1為P+摻雜區22、N型井32以及P型基底30所構成的垂直(perpendicular)PNP雙極性接面電晶體(bipolar junction transistor，BJT)。Q2為N型井32、P型基底30以及N+摻雜區26所構成的側向(lateral)NPN BJT。Q3為設置在N1的溝道(channel)下方的NPN BJT。Rsub為Q2的基極(base)到Vss之間，由P型基底30所構成的擴展電阻(spread resistance)。各個組件彼此的連接方式顯示於圖5中。
請參閱圖5。當一個正電壓的ESD脈衝一開始的出現於接合焊墊33，而Vss接地時，Q3會因為集電極與基極之間的接面崩潰而發生快反向(snapback)現象，並且開始通過路徑Path1導通小量的ESD電流，如圖5所示。此時，由於Q1的發射極與基極之間的接面呈現順向偏壓而順便開啟了Q1，因此，也有部分的ESD電流通過路徑Path2而釋放至地。也就是說，本發明的ESD防護電路一開始被觸發時，ESD電流是由接合焊墊33，通過Path1以及Path2釋放至地。隨著通過Path2中ESD電流的增大，Q2的基極處電壓也隨著上升。一旦Q2的基極處的電壓超過Q2的維持電壓時，Q2便開啟而形成ESD電流路徑Path3。Q1與Q2的開啟(即為側向SCR開啟)構成了所謂的栓鎖(latch-up)效應，可以在低跨壓的條件下，釋放大量的ESD電流。
圖6為圖5中的電路圖相對應的伏安特性圖。橫坐標是接合焊墊33對地的電壓值，縱坐標是接合焊墊33流入的電流值。圖6中明白的顯示了在快反向現象發生時，本發明的ESD防護電路會將接合焊墊33維持在Vsnap的值，此時，Q1與Q3開啟。當電流超過觸發電流Itrig，側向SCR開啟後，接合焊墊33的電壓便維持在一個非常低的值Vhold。
Vsnap由N1的特性所決定，Itrig由側向SCR與N1的特性所決定。即Vtrig以及Itrig可以通過調整側向SCR與N1而改變。假使，布局的設置使Vsnap大於接合焊墊33的最高操作電壓(譬如說Vdd)，且Itrig大於接合焊墊33於正常操作時的最大電流。由圖6中的伏安特性圖可知，一旦接合焊墊33受到噪聲的影響，而導致電壓瞬間過高時，本發明的ESD防護電路頂多會暫時的處於Q1與Q3開啟的狀態，而沒有機會成為栓鎖(側向SCR開啟)的狀態。因為一般噪聲所能提供的電流與接合焊墊的操作電流相比，往往都相當的小，可以忽略。一旦噪聲的影響消失後，接合焊墊33的操作電壓(小於Vsnap)不足以使該ESD防護電路中的Q1與Q3維持在開啟的狀態，所以該ESD防護電路便呈現開路(open circuit)，接合焊墊33便可以繼續的收發信號。
然而在ESD發生時，大量的ESD電流可以使本發明的ESD防護電路處於側向SCR開啟的狀態，在低跨壓(～Vhold)的情形下釋放ESD電流，所以，本發明的ESD防護電路具有相當優良的ESD耐受力。
圖7是和上述發明屬同一發明構思的另一ESD防護電路的剖面圖。圖8為圖7中的SCR的一種布局圖。N+摻雜區24可以環繞P+摻雜區22，如圖7所示。圖7中的結構，和圖3的結構相比，可以在有限的矽面積(silicon area)中獲得一較高的Itrig，以防止噪聲所導致的栓鎖效應發生。
N1可以是一般的柵極接地(gate-grounded)NMOS電晶體；也可以是一個柵極接地的N型場效應管(NMOS)(N-type field MOS)，其柵極絕緣層以一場氧化層構成。兩者均有一個NPN型BJT設置在其溝道附近。
本發明也可以運用P型場效應管(PMOS)取代第圖7中的NMOS N1，如第圖9所示。PMOS P1的源極耦接到P1的柵極，同時也做為一個寄生的PNP型BJT的發射極。P1的漏極耦接到Vss，同時也做為該PNP BJT的集電極。也可以運用P型場效應管(PMOS)來實施本發明的ESD防護電路。
本發明的ESD防護電路除了具有良好的ESD耐受力之外，在適當的布局設計下，還可以免於因噪聲幹擾所可能導致的栓鎖問題。而此問題是
圖1中的傳統側向SCR電路所無法解決的。
本發明雖以較佳實施例公開如上，然而它不是用來限定本發明，任何熟習此項製造工藝者，在不脫離本發明的精神和範圍內，當可做些許的更動與潤飾，因此本發明的保護範圍應當以本專利申請的權利要求書所界定的範圍為準。
權利要求
1.一種具有高觸發電流的靜電放電防護電路，包括有一半導體控制整流器，包含有一陽極、一陽柵極、一陰柵極以及一陰極，其中該陽極耦接至一第一接合焊墊，該陰柵極與該陰極耦接至一第二接合焊墊，該半導體控制整流器設置一基底表面；其特徵在於，還有一MOS結構的一雙極性接面電晶體，具有一集電極以及一發射極；其中，該集電極與該發射極的其中的一極耦接至該陽柵極，該集電極與該發射極其中的另一極耦接至該第二接合焊墊。
2.如權利要求1所述的具有高觸發電流的靜電放電防護電路，其特徵在於，所述的半導體控制整流器是一側向半導體控制整流器。
3.如權利要求1所述的具有高觸發電流的靜電放電防護電路，其特徵在於，所述的雙極性接面電晶體設置在一柵極接地的NMOS電晶體之內，該集電極為該NMOS的漏極，該發射極為該NMOS的源極。
4.如權利要求1所述的具有高觸發電流的靜電放電防護電路，其特徵是，所述的雙極性接面電晶體設置在一PMOS電晶體之內，該PMOS具有一柵極耦接至該PMOS的一源極，該集電極為該PMOS的一漏極，該發射極為該PMOS的源極。
5.如權利要求1所述的具有高觸發電流的靜電放電防護電路，其特徵是，所述第一接合焊墊與所述第二接合焊墊其中之一做為一電源線，另一則作為輸出入口。
6.一種靜電放電防護電路，包括有一半導體控制整流器，該控制整流器包含有一第一導電型的一基底；一第二導電型的一井區，形成於該基底上；該第一導電型的一第一摻雜區，設於該井區上；和該第二導電型的一第二摻雜區，設於該基底上；該第一摻雜區耦接至一第一接合焊墊，該基底、該第二摻雜區耦接至一第二接合焊墊；其特徵在於，該半導體控制整流器為一側向半導體控制整流器，該靜電放電電路還有一柵極接地NMOS，該NMOS含有一漏極，耦接至該側向半導體控制整流器的該井區；以及相耦接的一源極以及一柵極；其中，該源極以及該柵極耦接至一第二接合焊墊。
7.如權利要求6所述的靜電放電防護電路，其特徵是，所述的側向半導體控制整流器還包含有該第一導電型的一第三摻雜區，所述的基底通過該第三摻雜區耦合至所述的第二接合焊墊。
8.如權利要求6所述的靜電放電防護電路，其特徵在於，所述的側向半導體控制整流器還包含有該第二導電型的一第四摻雜區，設於所述的井區內，該井區通過該第四摻雜區耦接至所述的柵極接地的所述NMOS的漏極。
9.如權利要求7所述的靜電放電防護電路，其特徵在於，所述的第四摻雜區包圍所述的第一摻雜區。
10.如權利要求7所述的靜電放電防護電路，其特徵在於，所述的側向半導體控制整流器還包含有所述第一導電型的一第三摻雜區，設於該基底上，所述第二摻雜區位於該第三摻雜區與所述井區之間，該基底通過該第三摻雜區耦合至該第二接合焊墊。
11.如權利要求8所述的靜電放電防護電路，其特徵在於，所述的第一摻雜區、第二摻雜區、第三摻雜區、第四摻雜區大致上彼此相平行，放置於所述基底上。
全文摘要
一種具有高觸發電流的靜電放電防護電路。包含有一半導體控制整流器(SCR)，一帶MOS結構的雙極性極性電晶體。該SCR包含有一陽極、一陽柵極、一陰柵極以及一陰極。該陽極耦接至一第一接合焊墊。該陰柵極與該陰極耦接至一第二接合焊墊。該雙極性接面電晶體具有一集電極以及一發射極。該集電極與該發射極其中之一僅僅耦接至該陽柵極；該集電極與該發射極其中之另一耦接至該第二接合焊墊。該ESD防護電路需要較大的觸發電流才能使該SCR產生栓鎖現象。如此，可以避免在正常操作時，噪聲意外引起栓鎖現象的事件發生。
文檔編號H01L27/00GK1449035SQ02108758
公開日2003年10月15日 申請日期2002年4月2日 優先權日2002年4月2日
發明者陳偉梵 申請人:華邦電子股份有限公司