一種用來暫時延遲其功率下降的處理器控制電路的製作方法
2023-05-09 09:38:16 3
專利名稱：一種用來暫時延遲其功率下降的處理器控制電路的製作方法
技術領域：
本發明涉及一種用來暫時延遲其功率下降的處理器控制電路。本發明特別適用於，但不必限於用於可攜帶電子設備。
基於處理器的電路廣泛用於多種可攜帶電子設備，如雙向無線電通信裝置、蜂窩電話、尋呼機及膝上型電腦。當切斷這樣的設備時，有益的是使處理器控制功率下降，以便把各種狀態、標誌、計數、校驗數據等存儲在非易失性存儲器中。這經常稱作「內務處理」。為了實現這種內務處理，電源通/斷開關一般偏置到斷開位置，並且通過控制一個與電源通/斷開關並聯連接的電子開關，用戶必須激勵該電源通/斷開關一個短的時間段，直到處理器取代這個開關。然後可以使電源通/斷開關去激，並且通過處理器控制電子開關保持功率。因而，當再次激勵電源通/斷開關時，指示功率下降，處理器接收這個信號，並且當完成把各種狀態存儲在非易失性存儲器中時，切斷電子開關。然而，常規處理器控制設備不能取代非偏置的機械通/斷開關。這樣的非偏置機械通/斷開關典型地可以是一種旋轉開關，帶有一個還用來改變音量控制電位計的公共軸。這樣的開關當用於例如雙向無線電通信裝置時，可以節省空間並且是方便的。
本發明的一個目的在於克服或減輕至少一個與處理器控制電路的功率下降有關的問題。
根據本發明的一個方面，這裡提供有一種用來暫時延遲其功率下降的處理器控制電路，所述電路包括一個機械開關，帶有一個開關輸入和開關輸出，所述開關輸入聯接到一個電源上；時間延遲電路，帶有兩個聯接到兩個輸入的相應的一個上並且還聯接以與一個公共輸出相連的並聯電氣通路，所述輸入的兩個都聯接到所述旋轉開關輸出上；
一個切換電路，帶有聯接到所述時間延遲電路的所述公共輸出上的一個控制輸入；及一個處理器，通過所述切換電路可操作地聯接到所述電源上，所述處理器帶有一個聯接到所述控制輸入上的處理器輸出、和一個聯接到所述機械開關的所述輸出終端上的處理器輸入，其中當激勵所述機械開關以把電力提供到所述機械開關輸出上時，所述時間延遲電路暫時控制所述切換電路，並且此後所述處理器控制所述切換電路，由此當所述機械開關去激時允許處理器控制功率下降。
適當地，所述並聯通路之一可以包括聯接到電子可控制開關上的延遲網絡。
最好，所述延遲網絡可以包括一個電阻器電容器網絡。
適當地，所述電子可控制開關可以是一個電晶體。
最好，所述機械開關可以是一個由其旋轉激勵或去激的旋轉開關。
適當地，當所述機械開關激勵時，所述時間延遲電路可以適於把一個暫時控制脈衝提供到所述控制輸入上。
最好，兩個所述公共輸出和所述處理器輸出由相應二極體能聯接到所述控制輸入上。
為了使本發明易於理解並且使之實施，現在將參照附圖中表明的最佳實施例，在附圖中
圖1是按照本發明用來暫時延遲功率下降的一個處理器控制電路的示意圖。
參照圖1，這裡表明一種用來暫時延遲功率下降的處理器控制電路1，該電路包括一個旋轉開關4、時間延遲電路2、一個切換電路5及一個處理器3。時間延遲電路2帶有兩個聯接到兩個輸入8、9相應的一個上並且還聯接到一個公共輸出10上的並聯電氣通路6、7。電氣通路6包括一個把輸入8聯接到公共輸出10上的電阻器R1，而電氣通路7包括電阻器R2和電容器C1的一個串聯RC網絡。電容器C1接地，並且通路7中C1和R2的公共節點聯接到一個電晶體TR1的基極上。還有一個把TR1的基極聯接到地的下拉電阻器R3。電晶體TR1的發射極也接地，而集電極聯接到公共輸出10上。一個二極體D1把公共輸出10聯接到電晶體TR2的基極上，這是切換電路5的控制輸入。電晶體TR2的基極還通過一個二極體D2聯接到處理器3的一個輸出上，並且電晶體TR2的基極還由一個下拉電阻器R4聯接到地。
旋轉開關4帶有一個聯接到+7.5伏特電源上的輸入，並且兩個輸入8、9和處理器3的一個輸入12都聯接到旋轉開關4的一個輸出上。切換電路5的電晶體TR2的發射極聯接到地，且使集電極聯接到也形成切換電路5的一部分的電晶體TR3的柵極上。電阻器R5聯接在電晶體TR3的柵極和源電極之間。源電極也聯接到一個+7.5伏特電源上，而電晶體TR3的漏極聯接到處理器3的一個輸入功率終端14上。
便利的是，當通過旋轉激勵旋轉開關4時，直接供電TR2的基極，並且幾乎立即通過電氣通路6帶有允許TR3接通的足夠電壓，由此向處理器3的輸入功率終端14供電。此外，R2、C1的RC網絡將提供近似200-300毫秒的電晶體TR1的延遲切換(初始由下拉電阻器R3斷開)。當電晶體TR1接通時，D1的正極接地，並因此由處理器3的輸出11經二極體D2實現電晶體TR2的基極控制。
因而，當激勵旋轉以向機械開關輸出提供電力時，時間延遲電路2暫時控制切換電路5，並且此後處理器3控制切換電路5，由此當通過旋轉使旋轉開關4去激時，允許處理器控制功率下降。如由以上能明白的那樣，本發明克服或減輕至少一個與處理器控制設備的功率下降有關的問題。
儘管參照一個最佳實施例已經描述了本發明，但要理解本發明不限於這裡描述的具體實施例。
權利要求
1.一種用來暫時延遲其功率下降的處理器控制電路，所述電路包括一個機械開關，帶有一個開關輸入和開關輸出，所述開關輸入聯接到一個電源上；時間延遲電路，帶有兩個聯接到兩個輸入相應的一個上並且還聯接以與一個公共輸出相連的並聯電氣通路，所述輸入的兩個都聯接到所述旋轉開關輸出上；一個切換電路，帶有聯接到所述時間延遲電路的所述公共輸出上的一個控制輸入；及一個處理器，通過所述切換電路可操作地聯接到所述電源上，所述處理器帶有一個聯接到所述控制輸入上的處理器輸出、和一個聯接到所述機械開關的所述輸出終端上的處理器輸入，其中當激勵所述機械開關以把電力提供到所述機械開關輸出上時，所述時間延遲電路暫時控制所述切換電路，並且此後所述處理器控制所述切換電路，由此當所述機械開關去激時允許處理器控制功率下降。
2.根據權利要求1所述的處理器控制電路，其中所述並聯通路之一包括一個聯接到電子可控制開關上的延遲網絡。
3.根據權利要求2所述的處理器控制電路，其中所述延遲網絡包括一個電阻器電容器網絡。
4.根據權利要求2所述的處理器控制電路，其中所述電子可控制開關是一個電晶體。
5.根據權利要求1所述的處理器控制電路，其中所述機械開關是一個由其旋轉激勵或去激的旋轉開關。
6.根據權利要求1所述的處理器控制電路，其中當所述機械開關激勵時，所述時間延遲電路適於把一個暫時控制脈衝提供到所述控制輸入上。
7.根據權利要求1所述的處理器控制電路，其中兩個所述公共輸出和所述處理器輸出由相應二極體聯接到所述控制輸入上。
全文摘要
一種用來暫時延遲功率下降的處理器控制電路(1)。電路(1)帶有一個聯接到時間延遲電路(2)上的機械開關(4),時間延遲電路(2)包括兩個聯接到開關(4)的輸出上、並且與公共輸出(10)相連的並聯電氣通路(6、7)。還有帶有聯接到公共輸出(10)上的一個控制輸入的切換電路(5),並且處理器(3)由切換電路(5)操作地聯接到電源上。處理器(3)的輸出(11)聯接到切換電路(5)的控制輸入上,並且一個處理器輸入(12)聯接到機械開關(4)的輸出終端上。
文檔編號G06F1/00GK1247412SQ99106900
公開日2000年3月15日 申請日期1999年5月28日 優先權日1998年5月30日
發明者範福登 申請人:摩託羅拉技術有限公司