基於plb總線的isa接口ip核的製作方法
2023-05-14 19:24:41
專利名稱：基於plb總線的isa接口ip核的製作方法
技術領域：
本發明屬於移動機器人領域，尤其是一種基於PLB總線的ISA接口 IP核。
背景技術：
在移動機器人領域，通常使用PC104控制電機或傳感器。由於PC104自身的設計特點，其不能直接控制電機，因此，在PC104和電機之間的信息交互需要一個中間環節，這就是接口板。目前，通常使用微控制器(MCU)模塊作為接口板，即PC104+微控制器+電機(或傳感器)的控制方式，這種控制方式存在的問題是1、MCU的程式語言主要為C語言，以軟邏輯實現，它通過順序執行指令來實現特定功能，避免不了速度低的缺點；2、MCU在同一時間只能處理一條指令的特點也影響了它的應用，其只能用於一些算法的設計及簡單的控 制。綜上所述，採用PC104+微控制器+電機(或傳感器)的控制方式在複雜邏輯控制、並行高速、接口板可再用和可升級方面，實現起來都非常困難。
發明內容
本發明的目的在於克服現有技術的不足，提供一種設計合理、控制邏輯簡單、速度快以及可維護性好的基於PLB總線的ISA接口 IP核。本發明解決其技術問題是採取以下技術方案實現的一種基於PLB總線的ISA接口 IP核，包括解碼器、雙口 RAM、寄存器陣列、讀寫狀態機和用戶邏輯模塊；解碼器通過控制線與用戶邏輯模塊相連接，解碼器通過地址線與雙口RAM和寄存器陣列相連接；讀寫狀態機的輸入端與ISA總線相連接，讀寫狀態機輸出端與雙口 RAM相連接；寄存器陣列一端與ISA總線相連接，雙口 RAM和寄存器陣列的另一端分別通過雙向數據線同用戶邏輯模塊相連接，用戶邏輯模塊的另一端同PLB總線相連接，所述的ISA總線與上位機控制單元相連接，且PLB總線與CPU相連接，實現上位機控制單元和CPU之間的數據交互。而且，所述的解碼器、雙口 RAM、寄存器陣列、讀寫狀態機、用戶邏輯模塊和邏輯判斷模塊嵌裝在FPGA內。而且，在FPGA內還包括一個邏輯判斷模塊，該邏輯判斷模塊的輸入端與ISA總線的系統字節高位使能信號SBHE相連接，邏輯判斷模塊的輸出端與ISA總線的16位片選信號I0CS16相連接，用於ISA總線16位數據處理的切換控制。而且，所述的讀寫狀態機與ISA總線相連接的信號為IO讀寫信號、DMA控制信號和時鐘信號。而且，所述的雙口 RAM存儲如下寄存器數據8個電機數據、4個編碼器控制參數、2個傳感器控制參數、8個電機狀態數據、4個編碼器數據和2個傳感器數據。而且，所述的寄存器陣列存儲控制相關寄存器；所述的控制相關寄存器包括如下寄存器開始執行電機命令埠寄存器、完成電機控制標誌寄存器、中斷控制寄存器和外部傳感器控制埠寄存器。
而且，所述的中斷控制寄存器支持上位機控制單元和PLB核之間的雙向中斷信號。而且，所述的用戶邏輯模塊包括兩個邏輯轉換接口，一個邏輯轉換接口用於雙口RAM與CPU之間的數據寄存器的轉換及傳輸，另一個邏輯轉換接口用於寄存器陣列與CPU之間的控制相關寄存器的轉換和傳輸。而且，所述的上位機控制單元為PC104主板，CPU為基於MicroBlaze軟核的CPU。而且，所述的雙口 RAM為異步時鐘存儲。本發明的優點和積極效果是I、本ISA接口 IP核有效地將解碼器、讀寫狀態機、雙口 RAM、寄存器陣列及用戶邏·輯模塊等集成在一起，一方面通過ISA總線與上位機控制單元PC104相連接，另一方面通過PLB總線與CPU相連接，可以方便地在各種工藝與結構之間轉移，能夠對功能加以裁剪以符合特定的應用，可配置IP參數包括解碼器地址範圍可變、中斷控制器用途可變，寄存器數量可變，使能或禁止功能塊可變等，實現了可再用、可重定目標以及可配置功能。2、本ISA接口 IP核嵌入在FPGA內並通過PLB總線與MicroBlaze軟核或其它符合PLB規範的軟核相連接，具有運行速度快、佔用資源少、可配置性強等優點，能夠自動響應軟體和硬體中斷，進行異常處理，通過外加控制邏輯，可以擴展外部中斷；還可以協助上位機控制單元完成對計算機外設運行狀態實時收集、存儲器讀寫任務，減輕了上位機控制單元的運行負擔和資源消耗，提高系統性能。3、本ISA接口 IP核所提供ISA接口並與上位機PC104主板相連接，其優勢在於PC104具有小尺寸、高可靠性、模塊可自由擴展、低功耗、堆棧式連接(PC104系統在形式上採用了多個功能模塊板進行互相堆棧的形式，並且佔用空間非常小，功耗也比傳統PC低得多。堆棧的形式帶來了系統升級的便利性和系統高度的可靠性。)、開發周期短等特點。4、ISA總線具有可靠性高、可供應性以及兼容性強等特點，同時由於ISA總線快於許多與之相連的外圍設備等，因此，其電路結構簡單、便於實現。
圖I是本發明的電路框圖及其應用連接示意圖；圖2是與本發明相連接的PC104採集傳感器數據的處理流程圖；圖3是與本發明相連接的PC104控制電機的處理流程圖；圖4是與本發明相連接的CPU處理流程圖。
具體實施例方式以下結合附圖對本發明實施例做進一步詳述一種基於PLB總線的ISA接口 IP核，如圖I所示，包括解碼器、雙口 RAM、寄存器陣列、讀寫狀態機、邏輯判斷模塊和用戶邏輯模塊；解碼器通過控制線與用戶邏輯模塊相連接，解碼器通過地址線同雙口 RAM和寄存器陣列相連接；用戶邏輯模塊的一端同PLB總線相連接，用戶邏輯模塊的另一端通過雙向數據線分別同雙口 RAM和寄存器陣列相連接；讀寫狀態機的輸入端與ISA總線的IO讀寫信號(I0R、I0W信號)、DMA控制信號(AEN信號)、時鐘信號(CLK信號)相連接，讀寫狀態機輸出的控制信號(WEA信號)與雙口 RAM相連接；邏輯判斷模塊的輸入端與ISA總線的系統字節高位使能信號SBHE相連接，邏輯判斷模塊的輸出端與ISA總線的16位片選信號I0CS16相連接，即當ISA總線給邏輯判斷模塊一個系統字節高位使能信號SBHE時，邏輯判斷模塊給ISA總線輸出一個16位片選信號I0CS16，用於ISA總線16位數據處理的切換控制；寄存器陣列一端與ISA總線相連接，另一端通過雙向數據線同用戶邏輯模塊相連接。ISA接口 IP核嵌入在FPGA內，ISA接口 IP核的一側提供ISA接口與上位機控制單元(PC104)相連接，另一側通過PLB總線與FPGA內的CPU相連接，從而實現上位機控制單元(PC104)與CPU之間的數據交互功能。下面對各個模塊分別進行說明。雙口 RAM和寄存器陣列一起構成了本ISA接口 IP核所包括的寄存器，如下表所示
權利要求
1.一種基於PLB總線的ISA接口 IP核，其特徵在於包括解碼器、雙口 RAM、寄存器陣列、讀寫狀態機和用戶邏輯模塊；解碼器通過控制線與用戶邏輯模塊相連接，解碼器通過地址線與雙口 RAM和寄存器陣列相連接；讀寫狀態機的輸入端與ISA總線相連接，讀寫狀態機輸出端與雙口 RAM相連接；寄存器陣列一端與ISA總線相連接，雙口 RAM和寄存器陣列的另一端分別通過雙向數據線同用戶邏輯模塊相連接，用戶邏輯模塊的另一端同PLB總線相連接，所述的ISA總線與上位機控制單元相連接，且PLB總線與CPU相連接，實現上位機控制單元和CPU之間的數據交互功能。
2.根據權利要求I所述的基於PLB總線的ISA接口IP核，其特徵在於所述的解碼器、雙口 RAM、寄存器陣列、讀寫狀態機、用戶邏輯模塊和邏輯判斷模塊嵌裝在FPGA內。
3.根據權利要求2所述的基於PLB總線的ISA接口IP核，其特徵在於在FPGA內還包括一個邏輯判斷模塊，該邏輯判斷模塊的輸入端與ISA總線的系統字節高位使能信號SBHE 相連接，邏輯判斷模塊的輸出端與ISA總線的16位片選信號I0CS16相連接，用於ISA總線16位數據處理的切換控制。
4.根據權利要求I至3任一項所述的基於PLB總線的ISA接口IP核，其特徵在於所述的讀寫狀態機與ISA總線相連接的信號為IO讀寫信號、DMA控制信號和時鐘信號。
5.根據權利要求I至3任一項所述的基於PLB總線的ISA接口IP核，其特徵在於所述的雙口 RAM存儲如下寄存器數據8個電機數據、4個編碼器控制參數、2個傳感器控制參數、8個電機狀態數據、4個編碼器數據和2個傳感器數據。
6.根據權利要求I至3任一項所述的基於PLB總線的ISA接口IP核，其特徵在於所述的寄存器陣列存儲控制相關寄存器；所述的控制相關寄存器包括如下寄存器開始執行電機命令埠寄存器、完成電機控制標誌寄存器、中斷控制寄存器和外部傳感器控制埠寄存器。
7.根據權利要求6所述的基於PLB總線的ISA接口IP核，其特徵在於所述的中斷控制寄存器支持上位機控制單元和PLB核之間的雙向中斷信號。
8.根據權利要求I至3任一項所述的基於PLB總線的ISA接口IP核，其特徵在於所述的用戶邏輯模塊包括兩個邏輯轉換接口，一個邏輯轉換接口用於雙口 RAM與CPU之間的數據寄存器的轉換及傳輸，另一個邏輯轉換接口用於寄存器陣列與CPU之間的控制相關寄存器的轉換和傳輸。
9.根據權利要求I至3任一項所述的基於PLB總線的ISA接口IP核，其特徵在於所述的上位機控制單元為PC104主板，CPU為基於MicroBlaze軟核的CPU。
10.根據權利要求I至3任一項所述的基於PLB總線的ISA接口IP核，其特徵在於所述的雙口 RAM為異步時鐘存儲。
全文摘要
本發明涉及一種基於PLB總線的ISA接口IP核，其技術特點是包括解碼器、雙口RAM、寄存器陣列、讀寫狀態機和用戶邏輯模塊；解碼器通過控制線與用戶邏輯模塊相連接，解碼器通過地址線與雙口RAM和寄存器陣列相連接；讀寫狀態機的輸入端與ISA總線相連接，讀寫狀態機輸出端與雙口RAM相連接；寄存器陣列一端與ISA總線相連接，雙口RAM和寄存器陣列的另一端分別通過雙向數據線同用戶邏輯模塊相連接，用戶邏輯模塊的另一端同PLB總線相連接，所述的ISA總線與上位機控制單元相連接，所述PLB總線與CPU相連接。本發明通過ISA總線與上位機控制單元相連接並通過PLB總線與CPU相連接實現數據交互功能，具有控制邏輯簡單、可靠性高、速度快、兼容性強以及易於擴展等特點。
文檔編號G06F13/40GK102841878SQ20121028356
公開日2012年12月26日 申請日期2012年8月10日 優先權日2012年8月10日
發明者趙哲 申請人:無錫普智聯科高新技術有限公司