用於同步數字系列/同步光纖網系統的帶內前向糾錯解碼器的製作方法
2023-04-30 15:12:16
專利名稱：用於同步數字系列/同步光纖網系統的帶內前向糾錯解碼器的製作方法
技術領域：
本發明一般涉及光通信領域。更具體地，本發明涉及光通信中的前向糾錯(FEC，Forward Error Correction)技術。
背景技術：
隨著SDH/SONET(Synchronous Digital Hierarchy/SynchronousOptical Network同步數字系列/同步光纖網)標準的發展，利用SDH/SONET傳送的數據速率達到2.5Gbps(吉比特/秒)或甚至更高，因此糾正其中的傳輸差錯變得越來越重要。
目前，SDH/SONET標準的帶內前向糾錯(FEC)算法一般適用於OC(Optical Communication光通信)-48、STM(SynchronousTransmission Mode同步傳輸模式)-16和OC-192、STM-64。對於STS(Satellite transmission system)-48或者STM-16，這個帶內FEC算法能對每行中的每個FEC塊糾正多達3BIT(位)的錯誤。對於相應的2.5G系統，這個帶內FEC算法能提供最多達3位×9行×8塊＝216位糾錯。關於該算法的具體內容，請參照國際電信聯盟標準ITU-T.G.707/Y.1322。
但是，在現有技術的帶內FEC解碼算法中，必須用到乘法、除法、平方、三次方、六次方等高次方運算。例如，在引用在此作為參考的2002年7月17日公開的發明專利申請CN1359203A中，公開了一種用於SONET的帶內FEC解碼器，其包括多個位解碼器、校正子生成器、計算電路以及糾錯電路，其中在計算電路中使用了乘法器122、平方器120、除法器132等，具體參見該專利申請的圖15及相關的說明書文字描述。並且，在同樣引用在此作為參考的2004年6月9日公開的發明專利CN1153354C中，也公開了一種糾錯解碼器，其中使用了多個較複雜的Galois乘法器和Galois加法器。然而，在BCH(Bose_Chaudhuri_Hochquenghem)碼中求解這些乘法、除法、平方、三次方等都是相當複雜的運算，並且各個運算都不相同，而且除法運算遠遠複雜於乘法運算。
因此，本發明的一個目的是避免諸如除法、高次方的複雜運算，以簡化實現帶內FEC算法，同時又能獲得希望的糾錯解碼效果。
發明內容
為此，本發明提供了一種能夠簡化帶內FEC解碼算法實現的帶內FEC解碼器。具體地，本發明提供一種用於SDH/SONET系統的帶內FEC解碼器，包括數據交織及控制器，用於接收輸入數據並對輸入數據以行形式進行比特交織；數據時分復用器，用於對從所述數據交織及控制器輸出的數據進行時分復用；BCH解碼器，用於查找經時分復用處理的數據中錯誤比特的位置，並用於輸出錯誤位置指示信號；和糾錯電路，用於根據所述錯誤位置指示信號進行糾錯處理。其中，所述BCH解碼器進一步包括伴隨多項式S(x)生成器，用於計算FEC塊的伴隨多項式；8個FEC塊σ(x)生成器，用於計算FEC塊的差錯位置多項式σ(x)；SIGMA選擇器，用於選擇輸出正在處理的碼字所對應FEC塊的差錯位置多項式；多個ALPHA生成器，用於生成FEC塊中碼字在GF域中對應的元素；ALPHA選擇器，用於選擇輸出正在處理的碼字在GF域中對應的元素的值；查錯器，用於把所述SIGMA選擇器輸出的差錯位置多項式和所述ALPHA選擇器輸出的正在處理的碼字在GF域中對應的元素的值代入錢氏搜索方程中，以查找FEC塊中的錯誤比特位置。
通過參考附圖閱讀下面的具體描述，將明白本發明的上述及其他特性，其中圖1為根據本發明的FEC解碼器在系統中的位置示意圖；圖2為2.5G系統中根據本發明的FEC解碼器的示例結構方框圖；圖3為根據本發明的BCH解碼模塊的示例結構方框圖；圖4為根據本發明的S1多項式生成流程圖；圖5為根據本發明的S3多項式生成流程圖；圖6為根據本發明的S5多項式生成流程圖；圖7為2.5G系統中根據本發明的FEC塊SIGMA計算器的方框圖；圖8描述了根據本發明的GF(213)域中的多項式乘加器；圖9為根據本發明的查錯多項式生成器的示例方框圖；
圖10為錢氏搜索結構方框圖；圖11為根據本發明的加2多項式αj生成器的示例結構方框圖。
圖12為根據本發明的乘加器流程圖具體實現方式帶內FEC編碼源於超長BCH-3(8191，8152，7)的縮短碼BCH-3(4359，4320，7)。特別地，在ITU-T.G.707/Y.1322標準中，規定了用於編碼的生成多項式G(x)，參見下面的公式公式1G(x)＝G1(x)*G3(x)*G5(x)其中G1(x)＝x13+x4+x3+x+1G3(x)＝x13+x10+x9+x7+x5+x4+1G5(x)＝x13+x11+x8+x7+x4+x+1G1(x)，G3(x)，G5(x)是生成多項式G(x)的3個最小多項式碼字C(x)＝I(x)+R(x)信息位I(x)＝a4358x4358+…+a39x39校驗位P(x)＝I(x)modG(x)＝a38x38+…+a0關於帶內FEC佔用SDH中的具體開銷位置，請參考上述協議。
一般，BCH解碼分為以下四個步驟完成1.根據接收多項式R(x)，計算伴隨多項式S(x)；2.根據伴隨多項式S(x)，得到差錯位置多項式σ(x)；3.對σ(x)求解，得到差錯位置數；4.根據C(x)＝R(x)-E(x)，得到最接近正確的碼字。
下面具體解釋這四個步驟1.根據接收的碼多項式R(x)，計算伴隨多項式S(x)首先，接收碼多項式R(x)，該碼多項式R(x)是碼字多項式C(x)和差錯多項式E(x)之和，即公式2R(x)＝C(x)+E(x)
其中R(x)＝rn-1xn-1+rn-2xn-2+…+r1x+r0C(x)＝cn-1xn-1+cn-2xn-2+…+c1x+c0E(x)＝en-1xn-1+en-2xn-2+…+e1x+e0其中rn-1，…，r1，r0為接收到的碼元；cn-1，…，c1，c0為正確的碼元；en-1，…，e1，e0為錯誤的碼元。
BCH碼的生成多項式含有2t個連續冪次根，並且根據根與校驗矩陣的關係，BCH碼的校驗矩陣可寫成公式3H=12n-112(2)2(2)n-112t(2t)2(2t)n-1]]>2t×n矩陣伴隨式為公式4S＝(s1，s2，…，si，…s2t)＝(r0，r1，…，rn-1)·HT＝(e0，e1，…en-1)·HT其中，si=r0+r1i+r2(i)2++rn-1(i)n-1=j=0n-1rjij]]>注t為BCH碼中最大糾錯數量；α為BCH碼的本原元；s1，s2，…，si，…s2t為BCH解碼中伴隨多項式的元素。
在具體電路實現時，伴隨多項式通常是利用接收到的信息即R(x)除以最小多項式的餘式來得到的。
從公式4中，可以得知s2=s12,s4=s22,s6=s32.]]>因此，根據s1、s3和s5，可以得到BCH-3所有的伴隨多項式s1，s2，s3，s4，s5，s6。
公式5s1＝R(α)modG1(α)s3＝R(α3)modG3(α3)s5＝R(α5)modG5(α5)
其中s1，s3，s5為BCH-3解碼中伴隨多項式的元素；R(α)，R(α3)，R(α5)是接收碼多項式R(x)中變量x分別為α，α3，α5時的多項式；G1(α)是最小多項式G1(x)的變量x為α的多項式；G3(α3)是最小多項式G3(x)的變量x為α3的多項式；G5(α5)是最小多項式G5(x)的變量x為α5的多項式；α為BCH碼的本原元。
並且，在圖4-6中，具體表示出這些伴隨多項式的生成方框圖，如下面進一步描述的。
2.根據伴隨多項式S(x)，得到差錯位置多項式σ(x)在進行BCH-3解碼期間，在從伴隨多項式S(x)中得到差錯位置多項式σ(x)時，通常使用下面的彼得森(Peterson)算法公式6s3s2s1s4s3s2s5s4s3123=s4s5s6]]>式中，s2=s12;]]>s4=s14;]]>s6=s32;]]>由此解得公式7 σ1＝s1；2=(s12s3+s5)/(s13+s3);]]>3=(s13+s3)+s12;]]>其中σ1，σ2，σ3是差錯位置多項式的元素。
3.通過對σ(x)求解，得到差錯位置數通過求解多項式σ(x)根的倒數，即得到差錯位置數。在求根時，利用錢氏(Chien)搜索來解決。錢氏搜索法是分析誤碼位置的一種常用方法。
在使用錢氏搜索驗根時，假定R(x)＝r4358x4358+…+r39x39+…r0。為了校驗xj是否有錯誤，需要把xj＝α-(8191-j)代入以下方程式公式8 σ1xj+σ2(xj)2+σ3(xj)3+1＝0如果將公式7代入公式8，則得到公式9s1xj+((s12s3+s5)/(s13+s3))(xj)2+((s16+s32+s13s3+s1s5)/(s13+s3))(xj)3+1=0]]>如果上述方程式9成立，則碼字中的第j位有錯。
以上步驟是BCH-3解碼的通常實現方法。
但是，通過分析公式9，就可以發現在使用錢氏搜索計算差錯位置多項式時，需要用到多項式除法器，即這種方法必須使用到乘法、除法、平方、三次方、六次方等高次方運算，而在BCH碼中求解這些運算都是相當複雜的，並且各個運算都不相同，而且除法運算遠比乘法運算複雜得多。
為此，本發明提供了避免使用除法運算的一種解碼方法，這也是本發明的理論基礎。
即，根據本發明，如果將公式9等式兩邊同乘以(s13+s3)，則得到公式10(s14+s1s3)xj+(s12s3+s5)(xj)2+(s16+s32+s13s3+s1s5)(xj)3+(s13+s3)=0]]>其中，s1，s3，s5為BCH-3解碼中伴隨多項式的元素，xj是方程式的未知量，j表示碼字多項式的第j項係數。
公式10中的係數可以表示為公式110=s13+s3]]>1=s14+s1s3]]>2=s12s3+s5]]>
3=s16+s32+s13s3+s1s5]]>其中，σ1，σ2，σ3是差錯位置多項式的元素；s1，s3，s5為BCH-3解碼中伴隨多項式的元素。
再將公式11代入公式10，則得到公式12 σ1xj+σ2(xj)2+σ3(xj)3+σ0＝0公式12等同於下式公式13 xj(xj(σ3xj+σ2)+σ1)+σ0＝0分析上述的公式9、公式10，可以看出，根據本發明的改進解碼算法比一般的解碼算法減少了除法運算。從公式13可以看出，如果方程式中的σ0，σ1，σ2，σ3已知，那麼，在進行驗跟運算時就可以利用一個乘加器運算3計算出方程式左邊的值，這樣就更加避免了使用更多的乘法器和高次運算器。而且，根據本發明，對利用公式12計算σ0，σ1，σ2，σ3時出現的平方、立方、四次方、六次方、高次方運算，都利用乘法運算來實現，因此本發明的改進算法在解碼實現時就僅僅用到乘法運算，從而避免使用難而複雜的除法和高次方的運算。
注意，當(s13+s3)為0時，無法求解上面的公式10。在這一種情況下，如果研究分析BCH碼的性質，就可以發現當錯誤數為1的時候，公式7中的σ2和σ3都為0，並且(s13+s3)也為0，此時就可以利用這個性質在σ2為0的時候，利用下面的公式來求解差錯位置數公式14s1xj+σ0＝0由此，相對於現有技術，根據本發明的解碼方案具有多種優勢。在本發明中，解碼器中的8個FEC塊完全時分復用伴隨多項式生成器和西格瑪生成器，而不是像現有技術按塊分別計算FEC塊，並且每塊獨自佔用一套電路。
本發明在具體實現過程中合理利用了BCH-3原理和數學通理，從而避免使用GF域中的多項式除法、平方及更高次方的運算。在根據本發明進行這樣的處理之後，設計和實現FEC解碼非常簡便，並且大大降低了晶片面積。
下面，參見各個附圖，具體描述根據本發明的相應實施例。
2.5G系統中接收方向的頂層設計參考圖1，該圖是在示例性的具有帶內FEC功能的2.5G光同步傳輸系統中接收方向的各個功能模塊方框圖。通過光纖接收的光信號按順序經過光電轉換模塊101、時鐘數據恢復(CDR)模塊103、數據解復用(DEMUX)模塊105之後，得到16位並行的電信號，該電信號輸入給搜幀模塊107，該搜幀模塊107根據幀定位字節A1和A2來識別幀的起始位置，然後根據幀起始位置把幀數據按16位並行的形式送給解擾模塊109進行解擾，得到信息數據。在解擾模塊109中，利用擾碼生成模塊115所生成的擾碼對經過搜幀處理的幀數據進行解擾處理。隨後，將通過解擾處理得到的信息數據傳送給B1誤碼計算模塊113和FEC模塊111。B1誤碼計算模塊113對數據幀中的BIP(Bit Interleaved Parity比特交叉校驗)-8誤碼進行統計，在FEC糾錯模塊111中對由線路不穩定引起的錯誤進行糾正。
FEC解碼器設計參考圖2，本發明的解決方案適用於SDH和SONET系統中的帶內前向糾錯FEC解碼器，當然本領域普通技術人員應當認識到，本發明也可應用於其他合適的FEC解碼器。該FEC解碼器包括數據交織及控制器201、數據時分復用器203、BCH解碼器205、糾錯電路207、FSI(FECStatus Indication狀態指示)字節處理器211、數據存儲器209和性能統計模塊213。該FEC解碼器中的各個組成部分之間的具體連接如圖2所示，當然其他的連接形式也是有可能的，只要能夠實現類似於本發明的功能即可。在例如16位並行2.5G數據進入FEC解碼器的同時，即傳送到數據交織及控制器201和存儲模塊209，其中交織及控制器201將2.5G系統的幀數據按行進行比特交織，即幀中的每行數據被交織成8個FEC塊數據，每塊數據例如由4320個BIT組成。
然後，每個FEC決數據以16位並行模式輸出，輸出的數據保持8個155M時鐘周期寬度；同時提取幀數據中的FSI字節，以傳送給FSI處理模塊211。在數據交織及控制器201中，提取出幀中段開銷字節裡面的FEC塊校驗位數據，並將其傳送給BCH解碼器205；數據交織及控制器201產生用於控制數據存儲器209的讀寫信號，並且輸出8個FEC塊(總共8×16位數據)，以便輸入到數據時分復用器203。在數據時分復用器203中，這些FEC塊被時分復用成16BIT，每塊FEC數據保持1個155M時鐘周期寬度。經過時分復用處理的FEC數據進入BCH解碼器205。該BCH解碼器205主要用於查找每個FEC數據塊中錯誤BIT的位置，並輸出錯誤位置指示信號。從BCH解碼器205輸出的錯誤位置指示信號傳送給糾錯電路207，同時也輸出給性能統計模塊213，性能統計模塊213主要是統計出現的錯誤數量，其具體實現的功能模塊請參考下述的詳細說明。
從BCH解碼器205輸出的錯誤位置指示信號和從數據存儲器209輸出的數據一起輸入到糾錯電路模塊207。如上所述，由於錯誤位置指示信號與數據存儲器輸出的數據在幀結構中是完全對齊的，所以糾錯模塊207在FEC糾錯使能有效的時候，把數據與錯誤位置指示信號進行異或運算，即完成糾錯處理。FSI字節處理模塊211通過一個狀態機來實現對FSI字節的檢測，以判斷是否需要對數據進行FEC糾錯處理。實驗表明，通過本發明的FEC解碼器的總延時小於14.2ms。
如上所述，在2.5G系統應用中，使用1個獨立的FEC解碼器來處理8個FEC塊字節中的每一位，以實現對2.5G系統的數據幀中的每行提供多達24個BIT突發糾錯。
同樣，在10G系統應用中，使用4個並行的FEC解碼器來處理字節中的每一位，以實現對10G系統的數據幀中的每行提供多達24個BIT突發糾錯。
對於更高頻率的數據，使用類似的方法。
因此，本發明的技術解決方案相比於現有技術具有多種優勢，例如，FEC解碼器中的8個FEC決完全時分復用伴隨多項式S(x)生成器和差錯位置多項式σ(x)生成器，而不是像現有技術中每個FEC塊獨佔一套電路。根據本發明，在實現過程中，合理利用了BCH-3原理及數學特性，避免了GF域中的多項式除法、平方及更高次方的運算。因此，根據本發明的FEC解碼的設計和實現非常簡便，並且大大降低了晶片面積。
用於查找錯誤位置的BCH解碼器參考圖3，該BCH解碼器包括伴隨多項式S(x)生成器301、8個FEC塊σ(x)生成器和SIGMA選擇器305、奇數位ALPHA生成器309、偶數位ALPHA生成器311、校驗位中奇數位ALPHA生成器313、校驗位偶數位ALPHA生成器315、ALPHA選擇器317和查錯器307。其中，伴隨多項式S(x)計算器301包含s1、s2、s3多項式生成器，SIGMA選擇器317區分當前BIT是否是校驗位。如果當前BIT是校驗位，就選擇校驗位所對應的值。ALPHA生成器是生成接收的碼元在GF(213)域中所對應元素的多項式，其中生成器309、311分別是奇數和偶數位置碼元對應的多項式，生成器313和315分別是校驗位碼元對應的多項式。ALPHA生成器請參考GF(213)域中加2多項式αj生成器的說明。ALPHA選擇器317是區分當前處理的碼元是信息位還是校驗位，如果是信息位則選擇信息位在GF(213)域中對應元素的多項式，如果是校驗位則選擇出校驗位在GF(213)域中對應元素的多項式。
又參見圖2，經過時分復用處理之後進入BCH解碼器205的16BIT數據和由數據交織及控制器201從幀數據中提取出來的8個FEC塊校驗位直接輸入給圖3中所示的伴隨多項式計算器301，以生成8個FEC塊的伴隨多項式。差錯位置多項式σ(x)生成器703從上述的伴隨多項式中計算出每個FEC塊的差錯位置多項式σ(x)，並輸出幀數據中當前行和上一行的8個FEC塊的差錯位置多項式σ(x)。在SIGMA選擇模塊305中，根據幀結構中信息位和校驗位的位置選擇輸出與幀數據對應的差錯位置多項式，可以分兩組輸出，一組表示偶數BIT位置所對應的差錯位置多項式，另一組表示奇數BIT位置所對應的差錯位置多項式。
奇數αi生成器309和偶數αi生成器311、校驗位中奇數αi生成器313和校驗位中偶數αi生成器315分別生成BCH-3碼中的信息位和校驗位在GF域中的元素。
差錯模塊307接收在SIGMA選擇器305輸出的差錯位置多項式和在αi選擇器317中選擇之後輸入的αi多項式，並利用錢氏搜索原理來查找每個FEC塊中的錯誤BIT位置。在該模塊307中一共由16個錢氏搜索器組成，每個FEC包括兩個錢氏搜索器，分別判斷FEC塊中奇數位和偶數位是否錯誤，然後生成2個錯誤指示信號。
伴隨多項式生成器參考圖4、圖5和圖6，分別是伴隨多項式S1、S3、S5生成流程圖，其中實現公式5s1＝R(α)modG1(α)s3＝R(α3)modG3(α3)s5＝R(α5)modG5(α5)
其中s1，s3，s5為BCH-3解碼中伴隨多項式的元素；R(α)，R(α3)，R(α5)是接收碼多項式R(x)中變量x分別為α，α3，α5時的多項式；G1(α)是最小多項式G1(x)的變量x為α的多項式；G3(α3)是最小多項式G3(x)的變量x為α3的多項式；G5(α5)是最小多項式G5(x)的變量x為α5的多項式；α為BCH碼的本原元。
通過3個並行的計算S1、S3、S5多項式的功能塊來生成伴隨多項式。每個功能塊由兩個線性反饋移位寄存器(LFSR)和兩塊大小為8×13的RAM組成。LFSR#1工作於16位並行模式，LFSR#2工作於13位並行模式，並且各個LFSR內部電路是完全不一樣的，不能相互替代。每個功能塊中的兩個LFSR和RAM相互協同工作，使得數據能連續輸入以生成伴隨多項式。
在信息位剛開始計算，LFSR#1和RAM#1協同工作步驟如下1.在第1個時鐘周期時，第一個FEC塊的16BIT信息數據輸入給LFSR#1；2.在第2個時鐘周期時，第二個FEC塊的16BIT信息數據輸入給LFSR#1，LFSR#1計算出第一個FEC塊輸入信息數據後的結果，並寫入到RAM#1；3.循環執行上面的第2步驟，直到第8個時鐘周期。此時，第八個FEC的16BITs信息數據輸入給LFSR#1，LFSR#1計算出第七個FEC塊輸入信息數據後的結果，並寫入到RAM#1；控制RAM#1的讀地址，讀出RAM#1中存儲的第一個FEC塊數據；4.在第9個時鐘周期，第一個FEC塊的16BITs信息數據和從RAM#1中讀取的數據輸入給LFSR#1，LFSR#1計算出第八個FEC塊輸入信息數據後的結果，並寫入到RAM#1數據；控制RAM#1的讀地址，以讀出RAM#1中存儲的第二個FEC塊數據；5.重複上面的第4步驟，直至8個FEC塊信息數據完全被16位並行模式LFSR處理完畢。
在信息位結束後，在控制信號的作用下開始計算FEC塊中的校驗位時，LFSR#2和RAM#2協同工作步驟如下1.在第1個時鐘周期，第一個FEC塊的13BIT校驗數據和從RAM#1中讀取出來的第一塊FEC數據輸入給LFSR#2；2.在第2個時鐘周期，第二個FEC塊的13BIT校驗數據和從RAM#1中讀取出來的第二塊FEC數據輸入給LFSR#2，LFSR#2計算出第一個FEC塊數據輸入後的結果，並寫入到RAM#2；3.重複上面的第2』步驟，到第8個時鐘周期時，第八個FEC塊的13BIT校驗數據和從RAM#1中讀取出來的第八塊FEC數據輸入給LFSR#2，LFSR#2計算出第七個FEC塊數據輸入後的結果，並寫入到RAM#2；並且控制RAM#2讀取地址，以讀出RAM#2中存儲的第一個FEC塊數據；4.在第9個時鐘周期，第一個FEC塊的13BIT校驗數據和從RAM#2中讀取出來的第一塊FEC數據輸入給LFSR#2；LFSR#2計算出第八個FEC塊數據輸入後的結果，並寫入到RAM#2；控制RAM#2讀取地址，以讀出RAM#2中存儲的第二個FEC塊數據；5.重複上面的第4』步驟，直至8個FEC塊所用是校驗數據完全處理完畢，此時RAM#2中存儲的數據就是8個FEC塊數據分別除以G1(x)、G3(x)、G5(x)後的結果。
在FEC塊數據處理完後，13位並行LFSR停止計算，RAM#2不再寫入數據，圖4所示的RAM#2中的數據就是8個FEC塊的伴隨多項式中的S1；圖5所示的RAM#2中的8個FEC塊數據經過在x＝α3時模G1(α)運算分別輸出FEC塊的伴隨多項式S3；圖6所示的RAM#2中的8個FEC塊數據經過在x＝α5時模G1(α)運算分別輸出FEC塊的伴隨多項式S5。
2.5G系統中FEC塊的BCH-3算法的差錯位置多項式σ(x)生成器參考圖7和圖8，2.5G系統中FEC塊σ(x)生成器包括一個選擇器701和一個差錯位置多項式σ(x)生成器703，選擇器701分時選擇各個FEC塊的伴隨多項式s1、s3、s5給差錯位置多項式σ(x)生成器703。差錯位置多項式σ(x)生成器703產生FEC塊的差錯位置多項式σ0、σ1、σ2、σ3。
在多項式σ(x)生成器703中，實現了公式110=s13+s3]]>
1=s14+s1s3]]>2=s12s3+s5]]>3=s16+s32+s13s3+s1s5]]>其中，σ0，σ1，σ2，σ3是差錯位置多項式的元素；s1，s3，s5為BCH-3解碼中伴隨多項式的元素。
在控制信號的作用下，分時按序選擇出各個FEC塊的3個伴隨多項式S1、S3、S5，並傳送給差錯位置多項式σ(x)生成器703，通過調用GF(213)多項式乘加器來計算，並把結果σ0、σ1、σ2、σ3對齊後輸出。
具體參考圖8，差錯位置多項式σ(x)生成器703包括GF(213)域中的多個多項式乘加器0-9和一個加法器801。乘加器能在兩個時鐘周期內完成GF域中三個元素其中兩個元素相乘，然後與第三個元素相加的運算，加法器就是實現GF域中兩個元素模2加法運算。乘加器的具體說明在下文詳細敘述。
從上面差錯位置多項式σ(x)生成器703計算器703中使用的公式11中可以發現，在計算σ0、σ1、σ2、σ3需要用到多項式的乘法、平方、冪和高次方運算。然而，在數學運算中我們知道，數的平方、立方、冪運算都可以用一次、兩次或多次乘法運算來代替，同樣，在GF(213)域中也可以利用這一性質。因此，乘加器1有兩個輸入數都為s1作為乘數和一個加數為0，通過乘加運算得到s12。把乘加器1計算的結果s12和s1作為乘數、將s3作為加數輸入給乘加器2，通過運算得到s13+s3，即σ0。把乘加器1的結果s12輸入給乘加器6作為乘數，加數為0，計算得到s14。然後，把s14作為加數，並把s1和s3作為乘數，輸入給乘加器5，計算得到s14+s1s3，即σ1。把乘加器1計算得到的s12和s3作為乘數，同時把s5作為加數，輸入給乘加器8，計算得到s12s3+s5，即σ2。乘加器4的乘數為s1和s12，加數為0，計算得到s13。乘加器9的乘數為s1和s3，加數為0，計算得到s1s3。把乘加器4的結果s13和s3作為乘數，同時乘加器9的結果s1s3作為加數，輸入給乘加器0計算得到s13s3+s1s5。乘加器6的兩個乘數都為s12，加數為0，計算得到s14。乘加器3的兩個乘數都為s3，加數為0，計算得到s32。乘加器7的乘數為s12和s14，加數為s32，計算得到s16+s32。把s13s3+s1s5和s16+s32輸入給加法器801，得到s16+s32+s13s3+s1s5，即σ3。由此，可以發現，要計算出FEC塊的差錯位置多項式σ(x)，需要10個GF(213)域中多項式乘加器和一個加法器。
FEC塊的差錯位置查找器參考圖9，查錯器307完全復用了16個錢氏搜索，完成對8個FEC塊的每個FEC塊能同時查找2個BIT錯誤位置的搜索，從而構成16個錯誤BIT位置指示信號。
參考圖10，錢氏搜索實現對方程式的驗根。
錢氏搜索方程(公式12)為σ1(αj)+σ2(αj)2+σ3(αj)3+1＝0在BCH糾錯系統中，具體實現變換的方程(公式13)為αj(αj(σ3αj+σ2)+σ1)+σ0＝0式中，α為BCH-3(4359，4320，7)的本原多項式的本原元，j是變量。
從上述方程中，利用錢氏搜索j，j＝3833，…，8191如果上面的方程式成立，則8192-j所對應的BIT位置出現錯誤。
錢氏搜索包括三個GF域中的多項式乘加器1001-1003、兩個選擇器1004-1005，一個多項式判斷器1008和兩個延時器1006-1007。該糾錯電路共有7個多項式輸入，依次是σ0、σ1、σ2、σ3、s1、αj。糾錯電路中的第一個乘加器1001以αj和σ3為乘數，並以σ2為加數，實現(σ3αj+σ2)的計算。第二個多項式乘加器1002以經過第一個延時器1006後的αj和第一個乘加器1001的計算結果(σ3αj+σ2)為乘數，並以多項式σ1為加數，完成(αj(σ3αj+σ2)+σ1)的計算，把這個運算結果輸出給第一個選擇器1004。
由前面的理論推導可知，當FEC塊中只有一個BIT錯誤時，差錯位置多項式全部為0，並且可知，當FEC塊不止一個BIT錯誤時多項式σ2是不為0的，於是就可以用多項式σ2來判斷FEC塊中是否只有一個BIT錯誤。
當多項式σ2為0時，第一選擇器1004把伴隨多項式s1送給第三個多項式乘加器1003作為一個乘數，第二選擇器1005把『1』送給第三個乘加器1003作為加數；當多項式σ2不為0時，第一選擇器1004把第二個乘加器計算的結果(αj(σ3αj+σ2)+σ1)送給第三個乘加器作為一個乘數，第二選擇器1005把σ0送給第三個乘加器1003作為加數。通過第一選擇器1004和第二選擇器1005，完成了對FEC塊中是否只有一個BIT錯誤的區分。在第三個乘法器1003以經過第二個延時器的αj為另外一個乘數，並結合經選擇器1004、1005選擇送進來的乘數和加數，在FEC塊中只有一個BIT錯誤時，對((αj)s1+1)進行計算，並且在FEC塊中不止一個BIT錯誤時，計算(αj(αj(σ3αj+σ2)+σ1)+1)，並把計算結果送給判斷器1008。該判斷器1008判斷第三個乘加器1003運算的結果。如果該結果為0，則表示當前BIT位置滿足錢氏搜速方程，即該位置也是錯誤BIT，二如果不為0，則不是錯誤BIT。判斷器1008把判斷結果作為指示信號輸出給查錯器307。
用於FEC解碼的GF(213)域中加2多項式αj生成器參考圖11，該圖11表示加2多項式αj生成器的一個示例。在對FEC塊糾錯時，每個FEC塊同時有2個錢氏搜索電路並行工作在155MHz，因此需要生成2個αj多項式給錢氏搜索電路並行工作，以搜索誤差多項式的根。本生成器由13個D觸發器和5個模2加法器組成。
並行輸入並行輸出在GF(213)域中多項式乘加器為了使得計算SIGMA多項式和錢氏搜索時更加簡單，特設計一個在GF(213)域中多項式乘加器。本乘加器完成兩個多項式相乘之積再與另外一個多項式相加，即A*B+C，取3個多項式A、B、C輸入，並在2個時鐘周期後輸出在GF(213)域中的結果。
本本發明的技術方案在高頻率如155MHz時鐘時，為了滿足時序要求，完成所需功能需要用兩個時鐘周期，第一個時鐘周期是實現在代數域中的兩個多項式相乘時的展開，並把積和第三個多項式相加。在第二個時鐘周期，實現在GF(213)域中把展開後的結果進行模本原多項式G1(α)，得到三個多項式在GF(213)域中的A*B+C之後的結果。
在低頻率時鐘如77MHz、38MHz、19MHz等等時，完成此功能可以只用一個時鐘周期。
多項式乘加器原理在很多應用中都要用到伽羅瓦域乘法、乘法-加法及乘法累加運算。例如，在作BCH的前向糾錯(FEC)編解碼方案時，必須在伽羅瓦域使用多項式乘法、加法等等計算差錯位置多項式和錢氏搜索的方程驗根。在一般情況下處理兩個多項式相乘時，總是象作算術中的乘法一樣用其中的一個多項式中的每個係數去依次乘以另一個多項式，然後把所有乘得結果相加，得到兩個多項式相乘的積，如果兩個多項式分別有M和N個項式，當M＞＝N時，最少需要N+1個時鐘周期才能得到乘積；當M＜N時，也最少需要M+1個時鐘周期才能得到乘積結果。同時考慮到伽羅瓦域的性質，還需要把計算的積作一次模本原多項式的運算。
GF(2m)域元素的產生與一個m次本原多項式相關聯的。每個域元素可以有三種表達方式本原元的冪次、m重或m-1次多項式。因此，域元素的加法乘法運算可以歸結為多項式的加法和乘法運算。
在作加法運算時，首先把域元素統一表示為m-1次多項式的形式。
設域元素αi＝am-1xm-1+…+a1x1+a0，αj＝bm-1xm-1+…+b1x1+b0，則αi+αj＝(am-1+bm-1)xm-1+…+(a1+b1)x1+(a0+b0)由此可見，GF(2m)域中兩個域元素的相加，等效於兩個m-1次多項式相加，只要按多項式加法規律進行同次項係數進行模2相加即可。
在作乘法運算時，首先討論αi·α的算法，然後討論αi·αj的一般情況。討論說明通過舉例子的形式來體現。
設GF(24)中，α是本原多項式x4+x+1的根，試設計能完成αi·αj運算的電路。
因為α是本原元，所以α，α2，…αi，…α14構成了全部非零域元素，且α4+α+1＝0，即α4＝α+1。
由於任何域元素可以用次數低於4的α多項式來表示，不妨設αi＝a3α3+a2α2+a1α+a0，於是αi與α的積為αi·α＝a3α4+a2α3+a1α2+a0α＝a2α3+a1α2+(a0+a3)α+a3比較多項式αi和αi·α的係數，就會發現只要將αi的係數向高位移一位，並將最高位的係數反饋到第0，1次項係數上，便可以得到αi·α的係數。
利用上述方法可以將進行αi·α的運算方法推廣到一般的域元素乘法αi·αj的運算，即αi·αj＝((((αi·α)·α)·α)·…·α)，只要知道αi的多項式係數在利用αi·α算法作j次運算，便得到乘積αi·αj。
上述乘法器的優點在於電路的可復用，以時間換取電路的簡單。缺點是運算時間不固定，給系統的定時設計帶來困難，且j越大運算的次數越多，所需時間越長，使j實際上不允許很大。為了使運算時間短並且固定，可以改用多項式乘α電路的形式來完成兩個域元素的相乘。
設GF(24)的兩個域元素為αi＝a3α3+a2α2+a1α+a0和αj＝b3α3+b2α2+b1α+b0，其中係數是二進位，則多項式乘積αi·αj可整理成αi·αj＝αi(b3α3+b2α2+b1α+b0)＝(((b3αi)α+b2αi)α+b0αi式中，每個係數與αi的乘法可化成二元域乘法後用與門來實現bm·αi＝bm(a3α3+a2α2+a1α+a0)＝bma3α3+bma2α2+bma1α+bma0其中i，j為0到15的整數；am，bm為布爾值；m＝0，1，2，3。
用這種方法完成GF(2m)域中αi·αj的運算需要m個時鐘周期，運算時間是固定的。如果是固定乘以某一個域元素，可以設計一個專用電路，只要一個時鐘周期就能完成這個運算。
現在設計一個乘加器方案來實現GF(213)域中三個元素，其中兩個元素相乘得到的積再與第三個元素相加。
本方案的目的有三個1.提供GF(213)域中一個改進的乘法、加法、乘法-加法系統，2.此系統能在2個時鐘周期內完成乘法、加法、乘法-加法運算，3.此系統能在高速時鐘下穩定工作，如時鐘頻率為155MHz。
本方案通過使用一個多項式乘法器，多項式加法器和伽羅瓦域中的模多項式運算器來實現GF(213)域中三個元素如(A*B+C)的運算。當A、B多項式中任意一個為1時，本方案完成GF(213)域中兩個元素相加的功能；當C多項式為0時，本方案完成GF(213)域中兩個元素相乘的功能；當此三個元素是任意時，本方案完成A、B兩個元素相乘然後與C元素相加的功能，也就是說，本方案可以在這三種功能下任意使用，這樣大大提高了原始碼的利用率，降低了出錯概率。
在GF(2m)域中，對於BCH-3(9181，8152)而言，m＝13。假設乘加器輸入的三個元素為公式15 A(α)＝a12α12+a11α11+…+a1α1+a0B(α)＝b12α12+b11α11+…+b1α1+b0C(α)＝c12α12+c11α11+…+c1α1+c0則A(α)和B(α)相乘得到公式16 A(α)*B(α)＝d0+d1α1+…+d24α24其中d0＝a0b0d1＝a0b1+a1b0d2＝a0b2+a1b1+a2b0d3＝a0b3+a1b2+a2b1+a3b0d4＝a0b4+a1b3+a2b2+a3b1+a4b0d5＝a0b5+a1b4+a2b3+a3b2+a4b1+a5b0d6＝a0b6+a1b5+a2b4+a3b3+a4b2+a5b1+a6b0d7＝a0b7+a1b6+a2b5+a3b4+a4b3+a5b2+a6b1+a7b0d8＝a0b8+a1b7+a2b6+a3b5+a4b4+a5b3+a6b2+a7b1+a8b0d9＝a0b9+a1b8+a2b7+a3b6+a4b5+a5b4+a6b3+a7b2+a8b1+a9b0d10＝a0b10+a1b9+a2b8+a3b7+a4b6+a5b5+a6b4+a7b3+a8b2+a9b1+a10b0d11＝a0b11+a1b10+a2b9+a3b8+a4b7+a5b6+a6b5+a7b4+a8b3+a9b2+a10b1+a11b0d12＝a0b12+a1b11+a2b10+a3b9+a4b8+a5b7+a6b6+a7b5+a8b4+a9b3+a10b2+a11b1+a12b0d13＝a1b12+a2b11+a3b10+a4b9+a5b8+a6b7+a7b6+a8b5+a9b4+a10b3+a11b2+a12b1d14＝a2b12+a3b11+a4b10+a5b9+a6b8+a7b7+a8b6+a9b5+a10b4+a11b3+a12b2d15＝a3b12+a4b11+a5b10+a6b9+a7b8+a8b7+a9b6+a10b5+a11b4+a12b3d16＝a4b12+a5b11+a6b10+a7b9+a8b8+a9b7+a10b6+a11b5+a12b4d17＝a5b12+a6b11+a7b10+a8b9+a9b8+a10b7+a11b6+a12b5d18＝a6b12+a7b11+a8b10+a9b9+a10b8+a11b7+a12b6d19＝a7b12+a8b11+a9b10+a10b9+a11b8+a12b7d20＝a8b12+a9b11+a10b10+a11b9+a12b8d21＝a9b12+a10b11+a11b10+a12b9d22＝a10b12+a11b11+a12b10d23＝a11b12+a12b11d24＝a12b12
於是，A(α)和B(α)相乘並與C(α)相加得到公式17A(α)*B(α)+C(α)＝(d0+c0)+(d1+c1)α1+…+(d12+c12)α12+d13α13++d14α14+…+d24α24令f0＝d0+c0f1＝d1+c1f2＝d2+c2f3＝d3+c3…f12＝d12+c12f13＝d13f14＝d14…f24＝d24由GF(213)域的本原多項式P(x)＝x13+x4+x3+x+1，本原元α滿足方程α13＝α4+α3+α+1，代入A(α)*B(α)+C(α)並且化簡得A(α)*B(α)+C(α)＝m12α12+m11α11+…+m1α+m0其中m0＝f0+f13+f22+f23m1＝f1+f13+f14+f22+f24m2＝f2+f14+f15+f23m3＝f3+f13+f15+f16+f22+f23+f24m4＝f4+f13+f14+f16+f17+f22+f24m5＝f5+f14+f15+f17+f18+f23m6＝f6+f15+f16+f18+f19+f24m7＝f7+f16+f17+f19+f20m8＝f8+f17+f18+f20+f21m9＝f9+f18+f19+f21+f22m10＝f10+f19+f20+f22+f23m11＝f11+f20+f21+f23+f24m12＝f12+f21+f22+f24
上述公式中an，bn，cn，mn為布爾值，n為0到12的整數；di，fi為布爾值，i為0到24的整數；加法運算是GF域中的模2加法。
參考圖12，在具體實現的時候可以用三個、兩個或者1個時鐘周期完成GF(213)域中(A*B+C)的運算，其中A、B、C分別為GF(213)中的元素。利用三個時鐘周期來實現時多項式乘法、加法和化簡每個功能運算分別用一個時鐘周期，優點是時鐘頻率可以達到很高，缺點是D觸發器數量增多；在兩個時鐘周期的時候應該讓乘法運算用一個時鐘周期，用另外一個時鐘周期作加法和化簡處理，特點是時鐘頻率中等，D觸發器數量中等；在只用一個時鐘周期完成時有點D觸發器數量最少，缺點是時鐘頻率低。由於在作解碼時要用155MHz的時鐘處理，在均衡考慮下選擇用兩個時鐘周期來實現的。
權利要求
1.一種用於SDH/SONET系統的帶內FEC解碼器，包括數據交織及控制器，用於接收輸入數據並對輸入數據以行形式進行比特交織；數據時分復用器，用於對從所述數據交織及控制器輸出的數據進行時分復用；BCH解碼器，用於查找經時分復用處理的數據中錯誤比特的位置，並用於輸出錯誤位置指示信號；和糾錯電路，用於根據所述錯誤位置指示信號進行糾錯處理。
2.根據權利要求1的帶內FEC解碼器，進一步包括數據存儲器，用於存儲所述輸入數據。
3.根據權利要求1的帶內FEC解碼器，進一步包括FEC狀態指示字節處理器，用於從所述數據交織及控制器輸出的數據中提取FEC校驗數據，以判斷是否需要啟動所述糾錯電路。
4.根據權利要求1的帶內FEC解碼器，其中所述數據交織及控制器接收16位並行幀數據，並將所述幀數據按行進行比特交織，以生成並行的8個FEC塊數據。
5.根據權利要求4的帶內FEC解碼器，其中每個FEC塊數據具有155M時鐘周期寬度。
6.根據權利要求5的帶內FEC解碼器，其中所述數據時分復用器把所述FEC塊數據時分復用在一條數據線上。
7.根據權利要求6的帶內FEC解碼器，其中所述BCH解碼器進一步包括伴隨多項式S(x)生成器，用於計算FEC塊的伴隨多項式；8個FEC塊σ(x)生成器，用於計算FEC塊的差錯位置多項式σ(x)；SIGMA選擇器，用於選擇輸出正在處理的碼字所對應FEC塊的差錯位置多項式；多個ALPHA生成器，用於生成FEC塊中碼字在GF域中對應的元素；ALPHA選擇器，用於選擇輸出正在處理的碼字在GF域中對應的元素的值；查錯器，用於把所述SIGMA選擇器輸出的差錯位置多項式和所述ALPHA選擇器輸出的正在處理的碼字在GF域中對應的元素的值代入錢氏搜索方程中，以查找FEC塊中的錯誤比特位置。
8.根據權利要求7的帶內FEC解碼器，其中在所述伴隨多項式S(x)生成器中利用下式生成伴隨多項式s1＝R(α)modG1(α)s3＝R(α3)modG3(α3)s5＝R(α5)modG5(α5)其中s1，s3，s5為BCH-3解碼中伴隨多項式的元素；R(α)，R(α3)，R(α5)是接收碼多項式R(x)中變量x分別為α，α3，α5時的多項式；G1(α)是最小多項式G1(x)的變量x為α的多項式；G3(α3)是最小多項式G3(x)的變量x為α3的多項式；G5(α5)是最小多項式G5(x)的變量x為α5的多項式；α為BCH碼的本原元。
9.根據權利要求7的帶內FEC解碼器，其中在所述FEC塊σ(x)生成器中利用下式生成差錯位置多項式0=s13+s3]]>1=s14+s1s3]]>2=s12s3+s5]]>3=s16+s32+s13s3+s1s5]]>其中σ0，σ1，σ2，σ3是差錯位置多項式的元素；s1，s3，s5為BCH-3解碼中伴隨多項式的元素。
10.根據權利要求7的帶內FEC解碼器，其中在所述差錯器中利用的錢氏搜索方程為xj(xj(σ3xj+σ2)+σ1)+σ0＝0其中，σ0，σ1，σ2，σ3是差錯位置多項式的元素。
11.根據權利要求7的帶內FEC解碼器，其中所述伴隨多項式S(x)生成器進一步包括工作於16位並行模式的線性反饋移位寄存器(LFSR#1)、工作於13位並行模式的線性反饋移位寄存器(LFSR#2)和大小為8×13的雙塊RAM。
12.根據權利要求9的帶內FEC解碼器，其中所述差錯位置多項式σ(x)生成器進一步包括多項式乘加器和加法器，其中在所述乘加器中完成GF域中兩個元素相乘之後與第三個元素相加的運算，並且在所述加法器中實現GF域中模2加法。
13.根據權利要求10的帶內FEC解碼器，其中所述差錯器進一步包括三個多項式乘加器、兩個延時器、兩個選擇器和一個判斷器。
14.根據權利要求2的帶內FEC解碼器，其中所述糾錯電路對所述錯誤位置指示信號和所述存儲器中存儲的數據進行異或運算，以完成糾錯處理。
全文摘要
本發明涉及一種用於SDH/SONET系統的帶內FEC解碼器，包括數據交織及控制器；數據時分復用器，用於對從數據交織及控制器輸出的數據進行時分復用；BCH解碼器，用於查找經時分復用處理的數據中錯誤比特的位置，並用於輸出錯誤位置指示信號；和糾錯電路，用於根據錯誤位置指示信號進行糾錯處理。所述BCH解碼器進一步包括差錯位置多項式σ(x)生成器，所述σ(x)生成器又包括多項式乘加器和加法器，其中在所述乘加器中完成GF域中兩個元素相乘之後與第三個元素相加的運算，並且在所述加法器中實現GF域中模2加法。利用本發明的FEC解碼器，能夠簡化實現帶內FEC算法，同時又能獲得希望的糾錯解碼效果。
文檔編號H03M13/03GK1901428SQ200510084690
公開日2007年1月24日 申請日期2005年7月18日 優先權日2005年7月18日
發明者王兆明 申請人:Ut斯達康通訊有限公司