適用於射頻電路中的帶隙基準電路的製作方法

2023-04-29 20:09:21 2

本發明涉及一種帶隙基準電路，尤其是一種適用於射頻電路中的帶隙基準電路，屬於帶隙基準電路的技術領域。

背景技術：

隨著物聯網的發展，大數據時代的到來，無線移動通信、無線數據傳輸和全球定位等技術逐步完善和成熟，微型化、低功耗、低成本、高性能的通信傳輸設備越來越受到人們的重視，射頻集成電路RFIC已被廣泛應用於移動通信、衛星通信與全球定位系統、無線區域網、藍牙和ZigBee等短距離通信。射頻電路的工作頻率通常很高，因此對電源的穩定和噪聲等性能也提出了更高的要求，穩定的帶隙基準不受電源電壓和溫度變化的影響，提供一個恆定的輸出電壓，能夠為整個射頻電路提供穩定可靠的電源。

射頻電路頻率很高，寄生效應難以忽略，晶片製造工藝越來越先進，電源電壓也變得很低，從電源到地可用的器件也就越來越少，電路設計在保證功能的同時結構需要儘可能的簡單，這對帶隙基準電路提出了挑戰。傳統的帶隙基準一階溫度補償結構溫漂係數在幾十ppm左右，無法滿足射頻電路的需求；為了保證低的溫漂係數採用二階溫度補償結構，器件增多，溫漂係數降低的同時增大了寄生效應，嚴重影響的電路的性能。

技術實現要素：

本發明的目的是克服現有技術中存在的不足，提供一種適用於射頻電路的帶隙基準電路，其結構緊湊，溫漂係數小，噪聲低，能夠為射頻系統提供恆定的低噪聲電壓與電流，安全可靠。

按照本發明提供的技術方案，所述適用於射頻電路中的帶隙基準電路，包括用於與電源Vdd連接的自啟動電路以及與所述自啟動電路連接的基準電路，所述基準電路與緩衝器負載輸出電路連接；

在自啟動電路上電啟動後，自啟動電路能對基準電路充電，在基準電路內的電壓穩定後，自啟動電路關斷，且基準電路能產生與溫度無關的輸出電流Iref，緩衝器負載輸出電路根據輸出電流Iref輸出大小和擺幅穩定的電壓。

所述自啟動電路包括電阻R9，電阻R9的一端與電源Vdd連接，電阻R9的另一端與電晶體Q9的集電極端、電晶體Q9的基極端、電晶體Q8的基極端以及電晶體Q8的集電極端連接，電晶體Q9的發射極端與電晶體Q7的集電極端、電晶體Q7的基極端連接，電晶體Q7的發射極端與地Vee連接；電晶體Q8的發射極端與電容C1的一端連接，電容C1的另一端與地Vee連接；且電晶體Q8的發射極與電容C1連接後形成與基準電路連接的自啟動輸出端。

所述基準電路包括與電源Vdd連接的電阻R6、電阻R7以及電阻R8，電阻R8的一端與電源Vdd連接，電阻R8的另一端與電晶體Q4的發射極端連接，電阻R7的一端與電源Vdd連接，電阻R7的另一端與電晶體Q5的發射極端連接，電阻R6的一端與電源Vdd連接，電阻R6的另一端與電晶體Q6的發射極端連接；

電晶體Q4的基極端與電晶體Q5的基極端、電晶體Q5的集電極端、電晶體Q6的基極端以及電晶體Q3的發射極端連接，電晶體Q4的集電極端與自啟動電路(110)、電晶體Q1的集電極端以及電晶體Q3的基極端連接，電晶體Q3的發射極端與電晶體Q1的基極端、電阻R1的一端以及電晶體Q2的基極端連接，電晶體Q1的發射極端、電阻R1的另一端均與地Vee連接，電晶體Q2的發射極端通過電阻R2與地Vee連接，在電晶體Q6的集電極端得到輸出電流Iref。

所述緩衝器負載輸出電路包括電阻R5以及電阻R4，電阻R5的一端與電源Vdd連接，電阻R5的另一端與電晶體Q10的集電極端連接，電阻R4的一端與電源Vdd連接，電阻R4的另一端與電晶體Q11的集電極端連接，電晶體Q10的發射極端、電晶體Q11的發射極端均與電晶體Q12的集電極端連接，電晶體Q12的基極端接收根據輸出電流Iref得到的偏置電壓Vbias，電晶體Q12的發射極端通過電阻R3與地Vee連接，電晶體Q10的集電極端形成第一電壓輸出端Vout1，電晶體Q11的集電極端形成第二電壓輸出端Vout2。

本發明的優點：在自啟動電路上電啟動後，自啟動電路能對基準電路充電，在基準電路內的電壓穩定後，自啟動電路關斷，且基準電路能產生與溫度無關的輸出電流Iref，緩衝器負載輸出電路根據輸出電流Iref輸出大小和擺幅穩定的電壓，結構緊湊，溫漂係數小，噪聲低，能夠為射頻系統提供恆定的低噪聲電壓與電流，安全可靠。

附圖說明

圖1為本發明的模塊框圖。

圖2為圖1中帶隙基準電流源的分解圖。

圖3為本發明的電路原理圖。

附圖標記說明：100-帶隙基準電流源、110-自啟動電路、120-基準電路以及130-緩衝器負載輸出電路。

具體實施方式

下面結合具體附圖和實施例對本發明作進一步說明。

如圖1和圖2所示：為了能夠為射頻系統提供恆定的低噪聲電壓與電流，且具有較低的溫漂係數與噪聲低，本發明包括用於與電源Vdd連接的自啟動電路110以及與所述自啟動電路110連接的基準電路120，所述基準電路120與緩衝器負載輸出電路130連接；

在自啟動電路110上電啟動後，自啟動電路110能對基準電路120充電，在基準電路120內的電壓穩定後，自啟動電路110關斷，且基準電路120能產生與溫度無關的輸出電流Iref，緩衝器負載輸出電路130根據輸出電流Iref輸出大小和擺幅穩定的電壓。

具體地，自啟動電路110、基準電路120以及緩衝器負載輸出電路130形成帶隙基準電流源100，對於帶隙基準電流源100，輸入包括電源Vdd、地Vee，輸出包括電壓Vout1以及電壓Vout2。在電源Vdd上電後，自啟動電路110啟動，以對基準電路120充電，待基準電路120內的電壓穩定後，自啟動電路110關斷，基準電路120進入工作狀態。基準電路120工作時，能產生與溫度近似無關的壓降，並根據所述與溫度無關的壓降得到輸出電流Iref。緩衝器負載輸出電路130根據輸出電流Iref大小和擺幅穩定的電壓，以實現低噪聲穩定的輸出信號，提高為下級電路供電的可靠性，有效適用於射頻電路。

如圖3所示，所述自啟動電路120包括電阻R9，電阻R9的一端與電源Vdd連接，電阻R9的另一端與電晶體Q9的集電極端、電晶體Q9的基極端、電晶體Q8的基極端以及電晶體Q8的集電極端連接，電晶體Q9的發射極端與電晶體Q7的集電極端、電晶體Q7的基極端連接，電晶體Q7的發射極端與地Vee連接；電晶體Q8的發射極端與電容C1的一端連接，電容C1的另一端與地Vee連接；且電晶體Q8的發射極與電容C1連接後形成與基準電路120連接的自啟動輸出端。

本發明實施例中，電阻R9具有限流作用，電晶體Q7、電晶體Q8以及電晶體Q9均採用NPN三極體，且電晶體Q7、電晶體Q8以及電晶體Q9採用二極體接法。電晶體Q8的基極端、電晶體Q8的集電極端與電晶體Q9的集電極端以及電晶體Q9的基極端相互連接後形成節點N，開始上電時，節點N的電壓為VBE9+VBE7，其中，VBE9為電晶體Q9的基極端與電晶體Q9的發射極端間的電壓，VBE7為電晶體Q7的基極端與電晶體Q7的發射極端間的電壓。

所述基準電路120包括與電源Vdd連接的電阻R6、電阻R7以及電阻R8，電阻R8的一端與電源Vdd連接，電阻R8的另一端與電晶體Q4的發射極端連接，電阻R7的一端與電源Vdd連接，電阻R7的另一端與電晶體Q5的發射極端連接，電阻R6的一端與電源Vdd連接，電阻R6的另一端與電晶體Q6的發射極端連接；

電晶體Q4的基極端與電晶體Q5的基極端、電晶體Q5的集電極端、電晶體Q6的基極端以及電晶體Q3的發射極端連接，電晶體Q4的集電極端與自啟動電路110、電晶體Q1的集電極端以及電晶體Q3的基極端連接，電晶體Q3的發射極端與電晶體Q1的基極端、電阻R1的一端以及電晶體Q2的基極端連接，電晶體Q1的發射極端、電阻R1的另一端均與地Vee連接，電晶體Q2的發射極端通過電阻R2與地Vee連接，在電晶體Q6的集電極端得到輸出電流Iref。

本發明實施例中，電晶體Q4與電晶體Q5間形成電流鏡，電晶體Q4的集電極端、電晶體Q3的基極端以及電晶體Q1集電極端與電晶體Q8的發射極端連接，且電晶體Q1的集電極端、電晶體Q3的基極端、電晶體Q4的集電極端以及電晶體Q8的發射極端相互連接後形成節點A，電晶體Q3的集電極端與電晶體Q6的基極端、電晶體Q5的基極端、電晶體Q5的集電極端以及電晶體Q4的基極端相互連接後形成節點B，電晶體Q5的發射極與電阻R7連接後形成節點C，電晶體Q6的發射極端與電阻R6連接後形成節點D。電晶體Q4、電晶體Q5以及電晶體Q6為採用PNP的三極體，電晶體Q1、電晶體Q2以及電晶體Q3均採用NPN三極體。

初始上電時，節點A的電壓為0，電晶體Q8導通，經過一段時間後，節點A的電壓升高，電晶體Q9、電晶體Q7、電晶體Q3、電晶體Q2的尺寸以及電阻R2的大小設計滿足VBE3+VBE2+VR1>VBE9+VBE7，A點電壓升高為VBE3+VBE2+VR1(VBE2為電晶體Q2發射極端與電晶體Q2基極端的壓降，VR1為電阻R1上壓降，VBE3為電晶體Q3的發射極端與電晶體Q3基極端的壓降，VBE7為電晶體Q7的發射極端與電晶體Q7基極端的壓降)，當節點A的電壓大於N點電壓，電晶體Q8關斷，基準電路120啟動進入工作狀態。

在基準電路120啟動導通後，通過電晶體Q3維持節點B電壓恆定，電流鏡產生相同的電流，其中，電晶體Q3基極電流可以忽略，流過電晶體Q1的電流等於流過電晶體Q3的電流和電晶體Q2的電流之和之和，則有：

其中，IQ1為流過電晶體Q1的電流，VBE1為電晶體Q1的發射極端與電晶體Q1的基極端的壓降，VBE2為電晶體Q2的發射極端與電晶體Q2的基極端的壓降。

如果電阻R8、電阻R7、電阻R6完全相同，電晶體Q5、電晶體Q4、電晶體Q6相同，在電阻R6上的壓降為：

其中，c、d為比例參數，比例參數c、比例參數d的具體取值與電晶體Q1、電晶體Q2、電阻R1和電阻R2工藝參數相關，具體為本技術領域人員所熟知，此處不再贅述。由於VBE為負溫度係數，而VBE1-VBE2為正溫度係數，而電阻比例的選擇又使正負溫度係數近似相互抵消，所以使VR6成為了一個和溫度近似無關的電壓值，即節點C、節點D點處電壓與溫度近似無關。節點D的電壓為基準電壓。

進一步地，所述緩衝器負載輸出電路130包括電阻R5以及電阻R4，電阻R5的一端與電源Vdd連接，電阻R5的另一端與電晶體Q10的集電極端連接，電阻R4的一端與電源Vdd連接，電阻R4的另一端與電晶體Q11的集電極端連接，電晶體Q10的發射極端、電晶體Q11的發射極端均與電晶體Q12的集電極端連接，電晶體Q12的基極端接收根據輸出電流Iref得到的偏置電壓Vbias，電晶體Q12的發射極端通過電阻R3與地Vee連接，電晶體Q10的集電極端形成第一電壓輸出端Vout1，電晶體Q11的集電極端形成第二電壓輸出端Vout2。

本發明實施例中，電晶體Q10、電晶體Q11以及電晶體Q12可以採用NPN三極體，電晶體Q10的基極端、電晶體Q11的基極端接收差分信號(所述接收的差分信號可以根據需要進行選擇或設定，具體為本技術領域人員所熟知，此處不再贅述)，以控制第一電壓輸出端Vout1、第二電壓輸出端Vout2輸出電壓差分信號，以供下級電路使用。

基準電路120內電晶體Q6的集電極端的輸出電流Iref通過鏡像電路輸入到電晶體Q12的基極端，以產生流經電晶體Q12的電流Itail，第二電壓輸出端Vout2輸出的直流電壓為：

擺幅為：

Vsw＝ItailR4

其中，Vout,DC為第二電壓輸出端Vout2輸出的直流電壓，VSW為擺幅，將輸出電流Iref輸入到電晶體Q12的鏡像電路可以採用本技術領域常用的電路結構，且圖中未示出，具體電路結構為本技術領域人員所熟知，此處不再贅述。

由於電流Itail正比於輸出電流Iref，所有電阻類型相同，則不同工藝角下電阻R4和電阻R6的比值為一個常數，所以有

Vsw＝ItailR4∝IrefR6∝VR6

也即是緩衝器負載輸出電路130的直流電壓Vout,DC、擺幅VSW是與VR6成比例的。又由於VR6(電阻R6上的壓降)是一個和溫度近似無關的電壓值，所以這種偏置結構可以使緩衝器負載輸出電路130在不同工藝角下的直流電壓Vout,DC、輸出擺幅保持近似不變。

具體實施時，可通過調整電阻大小和電晶體尺寸按一定比例改變基準電壓和電流的大小，來獲取不同的基準電壓和輸出電流；也可以調整Iref支路個數和緩衝器負載輸出電路130的個數來實現多路輸出。

本發明適應於射頻電路的帶隙基準電路結構簡單，能夠給射頻系統提供一個低噪聲的基準電壓和電流，輸出受溫度，電源電壓的影響較小。本發明所提出的射頻電路中的帶隙基準電路溫漂係數較小、噪聲小，具有重要的應用價值。

上面概述了實施例的特徵，使得本領域技術人員可以更好地理解本發明的方面。在不偏離本發明的精神和範圍的情況下還可以構成許多有很大差別的實施例。應當理解，除了如所附的權利要求所限定的，本發明不限於在說明書中所述的具體實施例。