一種半導體功率器件的結構的製作方法

2023-04-22 17:07:06

一種半導體功率器件的結構的製作方法
【專利摘要】本發明公開了一種半導體功率器件的結構，包括以下特徵：有源區的單元包含有至少一個深溝槽，至少一個淺溝槽，P型基區，N型區，N型基區，N+發射區，接觸孔，層間介質，表面金屬和鈍化層等，在深溝槽底部至少有一摻雜區，在正嚮導通時，深溝槽底部的摻雜區能幫助增加表面載流子濃度，從而改善正向壓降，又不增加關斷時間。
【專利說明】一種半導體功率器件的結構

【技術領域】
[0001]本發明涉及一種半導體功率器件【技術領域】，具體的說，涉及一種溝槽式功率場效應電晶體IGBT器件的結構。

【背景技術】
[0002]1980年，美國RCA公司申請了第一個IGBT專利，1985年日本東芝公司做出了第一個工業用IGBT。從器件的物理結構上來說，它是非透明集電極穿通型IGBT，簡稱為穿通型IGBT (Punchthrough IGBT-縮寫為 PT-1GBT)。於 1996 年，Motorola 公司發表了一篇文章描述有關製造非穿通IGBT的研究，側重如何在薄矽片上製造集電極的工藝，所用的FZ N型矽片最薄只約有170um厚。翌年，Infineon公司也發表了用10um厚的FZ N型矽片做出600V的NPT-1GBT。99年左右，工業用新一代的IGBT開始投產，這種新一代的IGBT是一種高速開關器件，它不需要用重金屬或輻照來減短器件中少子壽命，主要用的技術是超薄矽片工藝加上弱集電結或稱為透明集電結，Infineon公司稱之為場截止IGBT,接下來幾年，各主要生產IGBT的公司都相繼推出類似的產品。
[0003]IGBT主要的技術和性能(即電學參數)有⑴擊穿電壓，(2)正向壓降，(3)開關特性，⑷短路安全區(SCSOA)，(5)反向偏置安全區(RBSOA)和(6)正向偏置安全區(FBSOA)等。正向壓降是與開關速度相互矛盾的，即改良了正向壓降便會傷害了開關速度的性能，如增加了 N—擴展層的空穴電子對密度，正向壓降會變好，但貯存了更多的電荷會使關斷時間增長，從而使關斷速度變差。本發明的目標是使正向壓降與開關速度之間的矛盾降至最低，如降低正向壓降時，把對開關速度的不良影響降至最低。
[0004]為了降低關斷時間，間接地增加頻率容量和減少關斷時間，同時不大增加正向壓降，設計者需要優化注入器件內部的電荷分布，使在正嚮導通時，IGBT器件內部載流子的分布如圖1所示，即在發射極端載流子濃度要高，在集電極端載流子濃度要低。場截止IGBT的背面結構能提供有效機制，使在正嚮導通時，背面弱集電極載流子濃度較少，關斷時，能有效快速地把體內載流子清除。
[0005]薄矽片工藝加上背面透明集電結可以用來有效地控制器件背部電荷的濃度和分布，對靠近表面部分電荷的濃度和分布影響相對較小，要影響器件靠近表面部分電荷的濃度和分布，最有效和容易的方法是使用器件表面的單元結構，提高器件表面部分載流子的濃度可以減少正向壓降，最近(2010年後)有幾個新的表面單元結構被用來改善正向壓降，它們有如下幾個方案:
[0006]方案一:
[0007]如圖2所示，它與一般常用的溝槽IGBT相比，它的溝槽底部比溝槽上部為大，底部溝槽壁之間的距離可小於0.3 μ m。
[0008]方案二:
[0009]如圖3所示，與一般的溝槽IGBT相比，它的特別之處是在P型基區下有一 N型區5，N型區下有一 P型區6，這P型區6沒有被連接至表面的發射電極。
[0010]方案三:
[0011]使用超精細的基本結構單元，一般的溝槽IGBT單元尺寸大於3.0 μ m，這種超精細的結構單元尺寸可小於1.0 μ m。
[0012]以上幾種方案都可達到增加表面載流子濃度，從而改善正向壓降，又不增加關斷時間，但他們都有一些缺點，方案一和方案二的工藝製備比較複雜，不利於成本和製造，方案三會使柵電容增大，這會增加驅動電路的功耗，他們這些缺點有待改善。


【發明內容】

[0013]本發明的目的在於提出一新的器件結構使正向壓降與開關速度之間的矛盾降至最低，如降低正向壓降時，把對開關速度的不良影響降至最低，而且工藝製備比較簡單又可減少柵電容，本發明有如下不同的實施例:
[0014]實施例(I):參考圖4，器件單元含有至少兩種不同深度的溝槽:它們是深溝槽和淺溝槽。深溝槽的寬度範圍為0.5 μ m至3.0 μ m，深度為3 μ m至10 μ m，淺溝槽的寬度範圍為0.3μπ?至2.Ομ--，深度為0.8至4μπ?。溝槽內壁附有氧化層並填入導電材料如高摻雜的多晶矽，在深溝槽底部有一 P型區，這P型區濃度為3e14Cm_3至5e16Cm_3，較N型基區為濃，N型基區的濃度範圍為3e13Cm_3至3e14Cm_3，深溝槽底部的P型區是由注入P型摻雜劑至深溝槽底部經高溫擴散後形成。每一深溝槽底部的P型區的外邊界與鄰近深溝槽底的P型區的外邊界的距離19少於3.0 μ m，但不少於0.1 μ m，深溝槽內的導電材料被連接至表面發射電極。深溝槽與深溝槽之間有P型基區，有接觸孔，接觸孔可由接觸孔溝槽組成，P型基區表面靠近淺溝槽處有N+區。有接觸孔把N+發射區與P型區連接至表面發射電極。深溝槽與深溝槽之間的淺溝槽為柵極溝槽，柵極溝槽內壁的氧化層為柵氧化層，柵極溝槽會穿過表面的N+發射區和P型基區，延伸至P型基區底下的N型基區處，當柵極溝槽的電壓高於閾值電壓時，柵極溝槽壁與P型基區交界處會形成電子溝道把表面的N+區與P型基區底下的N型基區連接起來，若此時背面的集電極比表面的發射極電壓大過約0.6V時，器件便可導通。
[0015]其他實施例:參考圖5至10，本發明可有多種實施例，除了以上所述的一種，其它實施例可以通過以上第一實施例中的一些單元構件的變化來形成，其中的構件包括有(i)深溝槽底部的摻雜區，(ii)深溝槽與深溝槽之間的P型基區和(iii)淺溝槽。不同構件的組合可以形成不同的實施例，現把主要的構件變化介紹如下:
[0016]深溝槽構件的變化:(i)深溝槽底部有一 P型區，這P型區濃度為3e14Cm_3至5e16cm_3，較N型基區為濃，N型基區的濃度範圍為3e13cm_3至3e14cm_3，深溝槽底部的P型區是由注入P型摻雜劑至深溝槽底部經高溫擴散後形成。每一深溝槽底部的P型區的外邊界與鄰近深溝槽底的P型區的外邊界的距離少於3.0 μ m，但不少於0.1 μ m，深溝槽內的導電材料被連接至表面發射電極。(ii)深溝槽底部有一 N型區，這N型區濃度為3e14CnT3至5e16Cm_3，較N型基區為濃，深溝槽底部的N型區是由注入N型摻雜劑至深溝槽底部經高溫擴散後形成，每一深溝槽底的N型區的邊界與鄰近深溝槽底的N型區的邊界的距離範圍少於2.0 μ m，也可以少於O μ m，即有部分重疊，深溝槽內的導電材料被連接至表面發射電極。(iii)深溝槽底部有一 N型區和P型區，其中P型區在N型區內，這N型區和P型區都是由注入N型摻雜質和P型摻雜質至深溝槽底部經高溫擴散而成，N型區和P型區形成後，N型區的濃度為3e14cm_3至5e16cm_3,P型區的濃度為3e14cm_3至5e16cm_3,深溝槽內的導電材料被連接至表面發射電極。
[0017]P型基區構件的變化:(i)深溝槽與深溝槽之間的P型基區全部被連接至表面發射電極，(?)深溝槽與深溝槽之間有P型基區，其中有部分P型基區表面有N+區，這些P型區沒有被連接到表面發射電極，(iii)深溝槽與深溝槽之間有P型基區，其中有部分P型基區表面沒有N+區，這些P型區沒有被連接到表面發射電極(iv)深溝槽與深溝槽之間有N型基區，其中這部分N型從表面延伸至P型基區底下的N型基區處。以上所述的和(iii)的P型基區構件又可分為P型基區底有N型區或者沒有N型區。
[0018]淺溝槽構件的變化:(i)深溝槽與深溝槽之間有淺溝槽，所有淺溝槽均為柵極溝槽，(?)深溝槽與深溝槽之間有淺溝槽，其中有部分淺溝槽是柵極溝槽，有部分不是柵極溝槽，不是柵極溝槽的都被連接至表面發射電極。以上所述的(i)和(ii)的淺溝槽又可分為Q)淺溝槽底部沒有被注入摻雜質，Qi)淺溝槽底部有P型摻雜質注入並形成P型區，(iii)淺溝槽底部有N型摻雜質注入並形成N型區，(iv)淺溝槽底部有N型摻雜質和P型摻雜質注入並形成N型區和P型區，其中P型區在N型區內。
[0019]以上所述的各種不同的構件可以隨意相互自由配搭，形成不同的實施例，如圖5至10所示其中幾種不同組合，有更多的組合，在這裡不作冗餘介紹。

【專利附圖】

【附圖說明】
[0020]附圖用來提供對本發明的進一步理解，與本發明的實施例一起用於解釋本發明，並不構成對本發明的限制，在附圖中:
[0021]圖1正嚮導通時IGBT器件內部載流子的優化分布；
[0022]圖2是一種現有技術(美國專利US20120056241)器件結構的示意圖；
[0023]圖3是一種現有技術器件結構的示意圖；
[0024]圖4是本發實施例(I)的器件結構示意圖；
[0025]圖5是本發明其中一個實施例的器件結構示意圖；
[0026]圖6是本發明其中一個實施例的器件結構示意圖；
[0027]圖7是本發明其中一個實施例的器件結構示意圖；
[0028]圖8是本發明其中一個實施例的器件結構示意圖；
[0029]圖9是本發明其中一個實施例的器件結構示意圖；
[0030]圖10是本發明其中一個實施例的器件結構示意圖；
[0031]圖11是本發明其中一個實施例的器件單元版圖與相應的橫截面結構示意圖；
[0032]圖12是本發明其中一個實施例的幾個單元版圖連接在一起的示意圖；
[0033]圖13是本發明其中一個實施例的器件單元版圖與相應的橫截面結構示意圖；
[0034]圖14是本發明其中幾個實施例的器件單元版圖的示意圖；
[0035]圖15是本發明優選實施例中暴露氧化層示意圖；
[0036]圖16是本發明優選實施例中深溝槽示意圖；
[0037]圖17是本發明優選實施例中對溝槽底部注入N型摻雜劑示意圖；
[0038]圖18是本發明優選實施例中對溝槽底部注入P型摻雜劑示意圖；
[0039]圖19是本發明優選實施例在進行平面處理後的示意圖；
[0040]圖20是本發明優選實施例中的注入P摻雜劑示意圖；
[0041]圖21是本發明優選實施例中P型基區示意圖；
[0042]圖22是本發明優選實施例中的注入N+摻雜劑示意圖；
[0043]圖23是本發明優選實施例中的N+發射源區示意圖；
[0044]圖24是本發明優選實施例中的接觸孔溝槽示意圖；
[0045]圖25是本發明優選實施例中的表面鋁合金層發射電極示意圖。
[0046]參考符號表:
[0047]I 背面P+區
[0048]2 背面N緩衝區
[0049]3 N型基區
[0050]4 P型基區
[0051]5 N型區(浮動電壓)
[0052]6 P型區(浮動電壓)
[0053]7 N+發射區
[0054]8 溝槽裡的高摻雜多晶矽
[0055]9 接觸孔溝槽底部的P型高摻雜區
[0056]10層間介質
[0057]11鋁合金層
[0058]12氧化層
[0059]13鈍化層
[0060]14 鎢層
[0061]15矽表面的高摻雜多晶矽
[0062]16 FZ 襯底
[0063]16 P型保護環
[0064]17光刻塗層
[0065]18 溝槽
[0066]19深溝槽底P型區的外邊界與鄰近深溝槽底P型區的外邊界的距離

【具體實施方式】
[0067]以下結合附圖對本發明的優選實施例進行說明，應當理解，此處所描述的優選實施例僅用於說明和解釋本發明，並不用於限定本發明。
[0068]本發明所述的一種半導體功率器件的結構，其製備的方法包括以下步驟:利用深溝槽掩模對FZ矽片的表面進行侵蝕而形成至少兩個深溝槽；然後，對深溝槽底部注入N型摻雜劑和P型摻雜劑，在深溝槽底部形成N型區和P型區，接著利用淺溝槽掩模對FZ矽片的表面進行侵蝕而形成至少一個淺溝槽，然後，對FZ矽片的表面注入P型摻雜劑形成P型基區，接著注入N+型摻雜劑形成N+區，在FZ矽片表面沉積層間介質，再利用接觸孔掩模，對層間介質進行侵蝕，在層間介質中形成開孔，之後對表面進行侵蝕形成接觸孔溝槽，並對接觸孔溝槽進行金屬插塞填充；最後，在器件的表面沉積金屬層，利用金屬掩模進行金屬侵蝕，形成金屬墊層和連線，採用本製備方法可以製造出所述的一種半導體功率器件的結構。
[0069]優選實施例:
[0070]本實施例不包括有關終端區步驟。
[0071]如圖15所示，在矽片表面採用積澱或熱生長方式形成氧化層12 (厚度為0.3um至1.5um氧化物硬光罩)，在氧化層上再積澱一層光刻塗層17，然後通過深溝槽掩模形成圖案暴露出氧化層的一些部分，對深溝槽掩模形成圖案暴露出的氧化層進行幹蝕後，暴露出FZ矽片表面，然後清除掉光刻塗層。
[0072]如圖16所示，通過蝕刻形成深溝槽18，該深溝槽18 (深度為3.0um至10um，寬度為0.5um至3.0um)延伸至N型矽片中。
[0073]如圖17所示，在形成溝槽後，對溝槽進行犧牲性氧化(時間為10分鐘至100分鐘，溫度為1000°c至1200°C )，以消除在開槽過程中被等離子破壞的矽層，然後清除掉犧牲性氧化層，仍然保留表面很大一部分的氧化層，並通過熱生長的方式，在溝槽暴露著的側壁和底部形成一層氧化層(厚度為0.05um至0.3um)，之後對溝槽底部注入N型摻雜劑，雜劑濃度為IxlO12至lX1014/cm2，通過高溫擴散處理，溫度為950至1200°C，時間為10分鐘至100分鐘，使N型摻雜劑在溝槽底部推進擴散形成N型區5。
[0074]如圖18所示，然後對溝槽底部注入P型摻雜劑(B11，劑量為lel4/cm2至lel4/cm2)，通過高溫擴散處理，溫度為950至1200°C，時間為10分鐘至100分鐘，使P型摻雜劑在溝槽底部推進擴散形成P型區6。
[0075]如圖19所示，然後清除掉所有氧化層，並通過熱生長的方式，在溝槽暴露著的側壁和底部和FZ N型矽片的上表面形成一層氧化層(厚度為0.05um至0.3um)，並在溝槽中沉積N型高摻雜劑的多晶矽8，多晶矽摻雜濃度為Rs = 5 Ω / □至100 Ω / □(方阻)，以填充溝槽並覆蓋頂面，接著對在外延層表面上的多晶矽層進行平面腐蝕處理，在矽片表面採用積澱或熱生長方式形成氧化層12 (厚度為0.3um至1.5um氧化物硬光罩)，在氧化層上再積澱一層光刻塗層17，然後通過淺溝槽掩模形成圖案暴露出氧化層的一些部分，對淺溝槽掩模形成圖案暴露出的氧化層進行幹蝕後，暴露出FZ矽片表面，然後清除掉光刻塗層。通過蝕刻形成淺溝槽，該淺溝槽(深度為0.8um至4.0um,寬度為0.3um至2.0um)延伸至N型矽片中，在形成溝槽後，對溝槽進行犧牲性氧化(時間為10分鐘至100分鐘，溫度為1000°C至1200°C )，以消除在開槽過程中被等離子破壞的矽層，然後清除掉所有表面單元結構之上的氧化層，並通過熱生長的方式，在溝槽暴露著的側壁和底部，和FZ N型矽片的上表面形成一層薄的柵極氧化層(厚度為0.05um至0.2um)，在溝槽中沉積N型高摻雜劑的多晶矽8，多晶矽摻雜濃度為Rs = 5 Ω / □至100 Ω / □(方阻)，以填充溝槽並覆蓋頂面，接著對在外延層表面上的多晶矽層進行平面腐蝕處理。
[0076]如圖20所示，在FZ矽片的表面積澱光刻塗層，利用P型基區掩模暴露出部分FZ矽片的表面，然後對矽片表面注入P型摻雜劑(BII，劑量為lel3/cm2至2el4/cm2，接著清除掉光刻塗層。
[0077]如圖21所示，通過高溫擴散處理，溫度為950至1200°C，時間為10分鐘至100分鐘，使P型區推進擴散到N型FZ矽片形成P型基區4。
[0078]如圖22所示，在FZ矽片的表面積澱光刻塗層，利用N+掩模暴露出部分FZ矽片的表面，然後對矽片表面注入N型摻雜劑(P31或As，劑量為lel5/cm2至2el6/cm2)，接著清除掉光刻塗層。
[0079]如圖23所示，通過高溫擴散處理，溫度為950至1200°C，時間為10分鐘至100分鐘，使N型區推進擴散到P型基區形成N+區7 (N+區深度為0.2um至1.0um, P型基區深度為 1.0um 至 3.5um)。
[0080]如圖24所示，在外延層最表面上先沉積無摻雜二氧化矽層(厚度為0.1um至
0.5um),然後沉積硼磷玻璃(厚度為0.1um至0.8um)形成層間介質10,在層間介質表面積澱光刻塗層，利用接觸孔掩模暴露出部分層間介質，然後對暴露出的部分層間介質進行幹蝕，直至暴露出FZ N型矽片的上表面，在層間介質中形成多個接觸孔掩模開孔，然後清除掉光刻塗層；接著對含有摻雜劑的矽片表面進行浸蝕，使接觸孔溝槽(深度為0.4um至
1.5um,寬度為0.2um至1.0um)穿過N型源區進入到P型基區，之後對接觸孔溝槽注入P型高摻雜劑9，雜劑濃度為114至5 XlO1Vcm2,以減少P型基區與金屬插塞間的接觸電阻，這有效地增加器件的安全使用區。
[0081]如圖25所示，在接觸孔溝槽側壁、底部以及層間介質上表面沉積一層鈦/氮化鈦層，接著對接觸孔溝槽進行鎢14填充以形成金屬插塞，再在該器件的上面沉積一層鋁合金
11(厚度為0.Sum至1um)，然後通過金屬掩模進行金屬浸蝕，形成發射區金屬墊層和柵極金屬墊層和終端區場板。
[0082]最後應說明的是:以上僅為本發明的優選實施例而已，並不用於限制本發明，本發明可用於涉及製造溝槽半導體功率分立器件(例如，溝槽絕緣柵雙極電晶體(TrenchIGBT)或溝槽二極體)，本發明可用於製備400V至6500V的溝槽半導體功率分立器件，本發明的實施例是以N型溝道器件作出說明，本發明亦可用於P型溝道器件，儘管參照實施例對本發明進行了詳細的說明，對於本領域的技術人員來說，其依然可以對前述實施例所記載的技術方案進行修改，或者對其中部分技術特徵進行等同替換，但是凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
【權利要求】
1.一種半導體功率器件的結構包括以下部分: (1)有源區和終端區； (2)有源區基本單元包含有(i)至少一個深溝槽，(ii)至少一個淺溝槽，(iii)P型基區，(iv)N型區，(v)N型基區(vi)N+發射區，(vii)接觸孔，(viii)層間介質，(ix)表面金屬和(X)鈍化層等。
2.根據權利要求1所述的一種半導體功率器件的結構，其特徵在於，在部分(2)中有源區基本單元含有至少一個深溝槽，深溝槽的寬度範圍為0.5 μ m至3.0 μ m,深度為3 μ m至10μ m。深溝槽內壁附有氧化層並填入導電材料如高摻雜的多晶矽，在深溝槽底部至少有一摻雜區，深溝槽內的導電材料被連接至表面發射電極。
3.根據權利要求2所述在部分(2)中有源區基本單元包含有至少一個深溝槽，其特徵在於，在深溝槽底部有P型區摻雜區，這摻雜區濃度為3e14Cnr3至5ΛπΓ3，較N型基區為濃，N型基區的濃度範圍為3e13Cm_3至3e14Cm_3，每一深溝槽底部的P型區的外邊界與鄰近深溝槽底的P型區的外邊界的距離(19)少於3.0 μ m，但不少於0.1 μ m，這P摻雜區是由注入P型摻雜質至深溝槽底部經高溫擴散而成。
4.根據權利要求2所述在部分(2)中有源區基本單元包含有至少一個深溝槽，其特徵在於，在深溝槽底部有N型區摻雜區，這摻雜區濃度為3e14Cnr3至5e16CnT3，較N型基區為濃，N型基區的濃度範圍為3e13Cm_3至3e14Cm_3，每一深溝槽底部的N型區的外邊界與鄰近深溝槽底的N型區的外邊界的距離(19)少於2.0 μ m，也可以少於O μ m，即有部分重疊，這N摻雜區是由注入N型摻雜質至深溝槽底部經高溫擴散而成。
5.根據權利要求2所述在部分(2)中有源區基本單元包含有至少一個深溝槽，其特徵在於，在深溝槽底部有一 N型區和P型區，其中P型區在N型區內，這N型區和P型區都是由注入N型摻雜質和P型摻雜質至深溝槽底部經高溫擴散而成，N型區和P型區形成後，N型區的濃度為3e14cm_3至5e16cm_3, P型區的濃度為3e14cm_3至5e16cm_3。
6.根據權利要求1所述的一種半導體功率器件的結構，其特徵在於，在部分(2)中有源區基本單元含有P型基區，P型基區表面靠近淺溝槽處有N+區，接觸孔把N+發射區與P型區連接至表面發射電極。
7.根據權利要求1所述的一種半導體功率器件的結構，其特徵在於，在部分(2)中有源區基本單元含有P型基區，其中有部分P型基區表面靠近淺溝槽處為N+區，有接觸孔把N+發射區與P型區連接至表面發射電極，其中有部分P型基區表面可有N+區也可沒有N+區，這部分P型區沒有被連接到表面發射電極。
8.根據權利要求1所述的一種半導體功率器件的結構，其特徵在於，在部分(2)中有源區基本單元含有P型基區，在P型基區底有N型區，這N型區濃度為3e14cm_3至5e16cm_3，較N型基區為濃，N型基區的濃度範圍為3e13cm_3至3e14cm_3。
9.根據權利要求1所述的一種半導體功率器件的結構，其特徵在於，在部分(2)中有源區基本單元含有N型基區，其中有部分N型基區從表面延伸至P型基區底下的N型基區處。
10.根據權利要求1所述的一種半導體功率器件的結構，其特徵在於，在部分(2)中有源區基本單元含至少一個淺溝槽，所有淺溝槽均為柵極溝槽，這淺溝槽的寬度範圍為0.3μπ?至2.Ομ--，深度為0.8至4μπ?。溝槽內壁附有氧化層並填入導電材料如高摻雜的多晶娃。
11.根據權利要求1所述的一種半導體功率器件的結構，其特徵在於，在部分(2)中有源區基本單元含至少一個淺溝槽，這淺溝槽的寬度範圍為0.3 μ m至2.0 μ m，深度為0.8至4 μ m，其中有部分淺溝槽是柵極溝槽，有部分淺溝槽不是柵極溝槽，溝槽內壁附有氧化層並填入導電材料如高摻雜的多晶矽，不是柵極溝槽的淺溝槽都被連接至表面發射電極。
12.根據權利要求10中所述在部分(2)中有源區基本單元含有至少一個淺溝槽，其特徵在於，在淺溝槽底部有一摻雜區，這一摻雜區可以是N型摻雜，也可以是P型摻雜區，這摻雜區是由注入摻雜質至淺溝槽底部經高溫擴散而成，它的濃度為3e14Cm_3至5e16Cm_3。
13.根據權利要求10中所述在部分(2)中有源區基本單元含有至少一個淺溝槽，其特徵在於，在淺溝槽底部有一 N型區和P型區，其中P型區在N型區內，這N型區和P型區都是由注入N型摻雜質和P型摻雜質至淺溝槽底部經高溫擴散而成，N型區和P型區形成後，N型區的濃度為3e14cm 3至5e16cm 3, P型區的濃度為3e14cm 3至5e16cm 3。
【文檔編號】H01L29/739GK104167436SQ201310187825
【公開日】2014年11月26日 申請日期:2013年5月16日 優先權日:2013年5月16日
【發明者】蘇冠創 申請人:深圳市力振半導體有限公司