連接結構及其製作方法與流程

2023-04-22 18:09:46 1

本發明是有關於一種連接結構及其製作方法。本發明更特別是有關於一種用於三維存儲器元件的連接結構及其製作法。

背景技術：

近來，存儲器元件已逐漸朝向具有高儲存密度的三維(3D)存儲器元件發展，例如是具有多層疊層結構的環繞式柵極垂直通道(Surrounding-Gate Vertical-Channel，SGVC)立體與非門(3D NAND)存儲器元件。此類三維存儲器元件可達到更高的儲存容量，具有更優異的電子特性，例如是具有良好的數據保存可靠性和操作速度。

三維存儲器通常包括一多層疊層的結構以及縱向穿過疊層結構的多條存儲單元串行。在疊層結構之上，一般需要製作多個連接結構，將存儲單元串行電性連接於其他電路。目前，傳統的連接結構仍需要較繁複的製備過程，且所製作出的連接結構恐仍具備功能上的缺陷，例如是電容值過高。

因此，有需要提出一種改善的連接結構及其製作方法以解決已知技術所面臨的問題。

技術實現要素：

在本發明中，提供一種連接結構及其製作方法，以解決至少一部分上述問題。

根據本發明的一實施例，提供一種連接結構用以與位於一基板上的一導電層電性接觸。連接結構包括位於基板上的一導電連結構件。導電連結構件包括一連接部以及一延伸部。連接部具有一底部與導電層電性接觸。延伸部由連接部的一頂部橫向向外延伸，且延伸部與連接部分別由不同的材料所形成。

根據本發明的一實施例，提供一種連接結構的製作方法。方法包括下列步驟。首先，提供一基板使其具有至少一導電層位於基板上。接著，於基板上形成至少一導電連結構件，使導電連結構件具有一連接部和一延伸部；其中連接部的一底部與導電層電性接觸；延伸部由連接部的一頂部橫向向外延伸，且延伸部與連接部分別由不同的材料所形成。

為了對本發明的上述及其他方面有更佳的了解，下文特舉實施例，並配合所附圖式，作詳細說明如下。然而，本發明的保護範圍當視隨附的權利要求範圍所界定的為準。

附圖說明

圖1A至圖1G繪示根據本發明的一實施例的連接結構的製作過程的截面圖。

圖2繪示根據本發明的一實施例的連接結構的側視圖。

圖3繪示根據一比較例的連接結構的剖面圖。

圖4繪示根據一比較例的連接結構的剖面圖。

【符號說明】

10、30、40：連接結構

102、302、402：基板

104、404：導電層

104a：導體

106、306、406：介電層

106a：介電間隙壁

108、308、408：導電連結構件

108a、308a、408a：連接部

108b、308b、408b：延伸部

118a：頂部

118b：下方表面

128a：底部

138a：側壁

208b：薄膜層

220：開口

338a：側表面

438a：上表面

C1、C2：電容值

ML3、ML4：金屬層

W1、W2：寬度

具體實施方式

在下文的詳細描述中，為了便於解釋，是提供各種的特定細節以整體理解本發明的實施例。然而，應理解的是，一或多個實施例能夠在不採用這些特定細節的情況下實現。在其他情況下，為了簡化圖式，已知的結構及元件是以示意圖表示。

以下將說明所述連接結構及其製作方法。本發明的連接結構及其製作方法可應用於三維存儲器元件(例如是三維垂直通道存儲器元件)。然而，本發明並不受限於此，舉例來說，所述連接結構及其製作方法可應用於其他非易失性存儲器、一般的存儲器、或一般的存儲器元件。

圖1A至圖1G繪示根據本發明的一實施例的連接結構10的製作過程的截面圖。在此實施例中，是繪示為縱向截面，例如是由x軸及z軸所構成的平面(垂直於x軸及y軸所構成的平面)。

請參照圖1A，是提供一基板102，並形成位於基板102上的導電層104以及覆蓋於導電層104上的介電層106。

在一些實施例中，基板102可由介電材料所形成，例如是氧化物。

在一些實施例中，導電層104是一金屬導線或一多晶矽通道層。在一些實施例中，導電層104的厚度可以是10納米(nm)。

在一些實施例中，介電層106可是由矽氧化物或氮化矽所形成的單層或多層結構。在本實施例的中，介電層106可以是二氧化矽層。

請參照圖1B，是形成至少一開口220，以穿過介電層106，並將至少一部分導電層104暴露於外。在一些實施例中，開口220的寬度可以是30納米。

請參照圖1C，填充一導電材料於開口220中，藉以形成連接部108a。 在一些實施例中，連接部108a可通過一沉積工藝(deposition process)所形成。在一些實施例中，連接部108a的寬度可以是30納米(nm)。

在一些實施例中，連接部108a的材料是金屬、金屬氧化物、金屬矽化物(silicide)、或半導體或由兩種或多種上述材料的組合物所構成。

在一些實施例中，連接部108a是一導電材料，例如是鋁(Al)、鎢(W)、氮化鈦(TiN)、重摻雜矽的半導體(矽的摻雜濃度例如是大於1020cm3)。

在一些實施例中，連接部108a可以是一種柱狀結構。連接部108a具有一橫向截面(例如是由x軸與y軸所形成的平面)，橫向截面的形狀可以是圓形、多邊形或橢圓形。

另外，連接部108a可以是一種長條脊狀結構。例如在另一些實施例中，連接部108a是通過導電材料填充溝渠狀的開口220所形成的長條狀立壁(long narrow standing wall)。

接著請參照圖1D，移除部分介電層106以暴露連接部108a的一頂部118a。連接部108a還包括一底部128a，其中連接部108a的底部128a是與導電層104電性接觸。

在一些實施例中，部分介電層106是通過一回蝕工藝(etching back process)所移除。例如在本發明的一些實施例中，可以使用溼式刻蝕劑來移除靠近連接部108a的頂部118a的一部分介電層106。在一些實施例中，刻蝕的深度可能是連接部108a的寬度的2倍，例如是60納米(nm)。在一些實施例中，部分介電層106的移除並不需另外設置刻蝕掩模，透過連接部108a作為刻蝕掩模，即可以自行對準(self-aligned)的方式移除部分介電層106。在一些實施例中，頂部118a的高度可能是連接部108a的寬度的2倍，例如是60納米(nm)。

在一些實施例中，介電層106的刻蝕深度可通過設置一停止層(stopping layer)進行控制，或者通過刻蝕時間(速率)進行控制，亦可採用終點測法(end point detection)來進行控制。

請參照圖1E，形成一薄膜層208b覆蓋剩餘的介電層106及頂部118a。

在一些實施例中，薄膜層208b的材料可以是金屬、金屬氧化物、金屬矽化物、半導體或由兩種或多種上述材料的組合物所構成。在一些實施例中，構成薄膜層208b的材料可包括一介電材料，例如是氮化矽(SiN)。

在一些實施例中，薄膜層208b可通過一沉積工藝所形成。在一些實施例中，薄膜層208b的厚度可以是連接部108a的寬度的1/3，例如是10納米。

請參照圖1F，移除一部分薄膜層208b，於頂部118a的側壁138a形成一自對準間隙壁(self-aligned spacer)，但不以此為限，以於連接部108a的頂部118a的側壁138a上形成延伸部108b。延伸部108b是由連接部108a的頂部118a橫向(例如是沿x軸的方向)向外延伸。連接部108a及延伸部108b是共同構成導電連結構件108。在本發明的一些實施例中，自對準間隙壁是通過一回蝕工藝移除部分薄膜層208b所形成。在一些實施例中，也可以採用光刻膠刻蝕工藝來移除部分薄膜層208b。

其中，延伸部108b與連接部108a是分別由不同的材料所形成。在一些實施例中，延伸部108b的材料是金屬、金屬氧化物、金屬矽化物或半導體或由兩種或多種上述材料的組合物所構成。在一些實施例中，延伸部108b是一導電材料，例如是氮化鈦(TiN)、氮化鉭(TaN)、或摻雜矽的半導體材料。

在一些實施例中，構成延伸部108b的材料可包括一介電材料，例如是氮化矽(SiN)。

在一些實施例中，延伸部108b具有一上部寬度W1及一下部寬度W2，且上部寬度W1是等於或小於下部寬度W2。

在一些實施例中，連接部108a是穿過位於基板102上方的介電層106，而與導電層104電性接觸。

在一些實施例中，導電連結構件108具有實質為T型的一縱向截面。

請參照圖1G，以導電連結構件108為一刻蝕掩模，移除一部分介電層106，以形成一介電間隙壁106a。介電間隙壁106a鄰接於延伸部108b的下方表面118b以及連接部108a的側壁138a。在一些實施例中，一部分導電層104亦可在此移除步驟中，與部分介電層106同時被移除。在本實施例中，移除部分介電層106及部份導電層104的步驟可以是一種刻蝕工藝，例如是一種非等向性刻蝕工藝(anisotropic etching process)。在移除部分介電層106及部份導電層104的過程中，並不需要使用額外的刻蝕掩模，而是直接以延伸部108b為刻蝕掩模，以自對準的方式進行刻蝕。如此一 來，能夠減少刻蝕掩模的使用，以降低成本，並可降低由於另外設置刻蝕掩模而導致刻蝕對準改變的情形。

值得注意的是，在一些實施例中，介電層106及導電層104中位於連接部108a及延伸部108b之外的其他區域，亦可使用其他方式進行移除，並不限制於上述的以延伸部108b為刻蝕掩模的方式。

圖2繪示根據本發明的一實施例的連接結構的側視圖。

請參照圖2，連接結構10是用以與位於一基板102上的一導電層104電性接觸。連接結構10包括位於基板102上的一導電連結構件108。導電連結構件108包括一連接部108a及一延伸部108b。連接部108a具有一底部128a，且底部128a與導電層104電性接觸。延伸部是108b由連接部108a的一頂部118a橫向(例如是沿x軸的方向)向外延伸，且延伸部108b與連接部108a分別由不同的材料所形成。

在一些實施例中，連接結構10可應用於三維存儲器元件，例如是將連接結構10設置於SGVC 3D NAND的垂直通道上。例如，基板102之中可形成導體104a，以電性連接於連接結構10以及三維存儲器元件的通道層(未繪示)。

圖3繪示根據一比較例的連接結構的剖面圖。

在一比較例中，請參照圖3，連接結構30包括位於基板302上的一導電連結構件308。導電連結構件308包括一連接部308a及一延伸部308b。連接部308a與導電層304電性接觸。連接部308a與延伸部308b穿過介電層306。延伸部308b是覆蓋連接部308a的整個側表面338a，且延伸部308b是由介電材料所形成。在連接結構30之上，更形成一金屬層ML3，以電性連接於其他電路(未繪示)。由於延伸部308b覆蓋連接部308a的整個側表面338a，可能會產生一較大的電容值C1，造成存儲器元件的功率消耗(power consumption)上升以及操作速率變慢的問題。在本發明的一實施例中，由於延伸部是由連接部的一頂部橫向向外延伸，延伸部並沒有覆蓋連接部的整個側表面，即使當延伸部包括介電材料時，所產生的電容值仍相對較小。

圖4繪示根據一比較例的連接結構的剖面圖。在一比較例中，請參照圖4，連接結構40包括位於基板402上的一導電連結構件408。導電連結 構件408包括一連接部408a及一延伸部408b。連接部408a與導電層404電性接觸，且連接部408a穿過介電層406。延伸部408b是延伸於介電層406與連接部408a之上，以覆蓋介電層406及連接部408a的整個上表面438a，且延伸部408b是由介電材料所形成。在連接結構40之上，更形成一金屬層ML4，穿透延伸部408b以電性連接於其他電路(未繪示)。由於延伸部408b是延伸於連接部408a之上以覆蓋連接部408a的整個上表面438a，可能會產生一較大的電容值C2，造成存儲器元件的功率消耗(power consumption)上升以及操作速率變慢的問題。在本發明的一實施例中，由於延伸部是由連接部的一頂部橫向向外延伸，延伸部並沒有覆蓋介電層及連接部的整個上表面，即使當延伸部包括介電材料時，所產生的電容值仍相對較小。

根據上述實施例，本發明提供一種連接結構及其製作方法。連接結構是用以與位於一基板上的一導電層電性接觸。連接結構包括位於基板上的一導電連結構件。導電連結構件包括一連接部及一延伸部。連接部具有一底部，且底部與導電層電性接觸。延伸部是由連接部的一頂部橫向(例如是沿x軸的方向)向外延伸，且延伸部與連接部分別由不同的材料所形成。由於延伸部能夠作為後續工藝中的刻蝕掩模，而能夠以自行對準的方式進行刻蝕工藝(例如是刻蝕介電層及導電層)，並不需另外設置刻蝕掩模。如此一來，能夠減少刻蝕掩模的使用，以降低成本，並可降低由於另外設置刻蝕掩模而導致刻蝕對準改變的情形。

此外，由於延伸部是由連接部的一頂部橫向向外延伸，延伸部並沒有覆蓋連接部的整個側表面，或是覆蓋介電層及連接部的整個上表面。在一些實施例中，設置於連接部的頂部上的延伸部可包括介電材料，相較於延伸部覆蓋連接部的整個側表面或是覆蓋介電層及連接部的整個上表面的比較例，能夠降低所產生的電容值，因此能夠解決上述的存儲器元件的功率消耗上升以及操作速率變慢的問題。並且，由於延伸部可包括介電材料，在連接結構之上形成金屬層以電性連接於其他電路時，能夠防止過刻蝕(over etching)的情形。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明的精神和範 圍內，當可作各種的更動與潤飾。因此，本發明的保護範圍當視隨附的權利要求範圍所界定的為準。