提高SOINMOS器件ESD保護能力的方法以及SOINMOS器件與流程

2023-04-24 09:54:51 4

本發明涉及半導體製造領域，更具體地說，本發明涉及一種提高SOI(Silicon-On-Insulator，絕緣襯底上的矽或絕緣體上矽)NMOS器件靜電釋放(Electro Static Discharge，ESD)保護能力的方法以及SOI NMOS器件。

背景技術：

隨著半導體器件技術不斷進入亞微米、深亞微米，靜電釋放(ESD)保護器件可靠性變得越來越重要。為了克服輕摻雜漏區(Lightly Doped Drain，LDD)結構帶來的靜電釋放保護能力下降的問題，靜電釋放離子注入(ESD implant)技術被用來提高器件的靜電釋放保護能力，其方法如圖1所示，是在漏極下方進行靜電釋放注入，降低漏極擊穿電壓，可以提高GGNMOS(grounded-gate NMOS，柵極接地的NMOS)靜電保護能力。

體矽器件及其ESD注入的詳細請參見圖1所示。體矽器件包括有一襯底1，在該襯底1上設置有柵極2、漏極3和源極4，然後在漏極2處進行大面積的靜電釋放離子5注入在體矽NMOS器件中，採用ESD注入可以獲得很好的效果，其方法是在漏極接觸孔下進行ESD注入，降低漏端擊穿電壓，同時配合矽化物擋板工藝，可以獲得很好的效果。

另一方面，SOI器件的全介質隔離以及比較薄的電流釋放通道，SOI電路的ESD防護問題非常重要。但是由於SOI NMOS器件漏端完全注入N+，不存在在漏端下方進行ESD注入的空間，因此，ESD注入漏區這種注入方法將不再適用。必須採用其他新技術來提高SOI NMOS器件的ESD保護能力。

技術實現要素：

本發明所要解決的技術問題是針對現有技術中存在上述缺陷，提供一種能夠通過體區局部大傾角硼注入來提高SOI NMOS器件ESD保護能力的新器件結構和製作方法。

為了實現上述技術目的，根據本發明，提供了一種提高SOI NMOS器件ESD保護能力的方法，包括：

第一步驟：在SOI的矽頂層中進行阱區離子注入以及溝道離子注入以形成器件區域；

第二步驟：在器件區域頂部形成柵極氧化層；

第三步驟：在柵極氧化層上通過澱積和刻蝕形成包含柵極側牆的柵極結構；

第四步驟：在暴露的矽頂層表面和器件區域表面布置光刻膠層，並且部分地去除器件區域表面上的光刻膠層，從而部分地暴露器件區域表面；

第五步驟：利用光刻膠層執行局部傾斜注入，在器件區域內形成局部ESD離子注入區域；

第六步驟：在柵極結構兩側分別形成器件區域內的漏極和源極。

優選地，局部傾斜注入的注入角度為15度-30度。

優選地，局部傾斜注入的注入角度為15度、20度、25度、30度中的一個。

優選地，局部傾斜注入的注入離子是硼離子。

優選地，局部ESD離子注入區域處於漏極區域70邊緣。

優選地，所述提高SOI NMOS器件ESD保護能力的方法用於SOI-GGNMOS、低壓SOI_CMOS和SOI_LDMOS之一。

為了實現上述技術目的，根據本發明，還提供了SOI NMOS器件，其特徵在於包括：在SOI的矽頂層中通過阱區離子注入以及溝道離子注入形成的器件區域、在器件區域頂部形成的柵極氧化層、在柵極氧化層上通過澱積和刻蝕形成的包含柵極側牆的柵極結構、在器件區域內形成的局部ESD離子注入區域、以及在柵極結構兩側分別形成的器件區域內的漏極和源極。

優選地，局部ESD離子注入區域處於漏極區域邊緣。

本發明將ESD注入從器件的漏區移到體區，採用大傾角局部硼注入(傾斜15-30度角)的方法，通過優化傾斜角度和注入能量，在體區的局部形成硼摻雜區，一方面可以很好地降低諸如GGNMOS器件之類的MOS器件的擊穿電壓，另一方面電流能很好地導入到體區，從而改善器件及整個電路的抗ESD能力。

附圖說明

結合附圖，並通過參考下面的詳細描述，將會更容易地對本發明有更完整的理解並且更容易地理解其伴隨的優點和特徵，其中：

圖1示意性地示出了體矽器件及其ESD注入。

圖2示意性地示出了根據本發明優選實施例的提高SOI NMOS器件ESD保護能力的方法的第一步驟。

圖3示意性地示出了根據本發明優選實施例的提高SOI NMOS器件ESD保護能力的方法的第二步驟。

圖4示意性地示出了根據本發明優選實施例的提高SOI NMOS器件ESD保護能力的方法的第三步驟。

圖5示意性地示出了根據本發明優選實施例的提高SOI NMOS器件ESD保護能力的方法的第四步驟。

圖6示意性地示出了根據本發明優選實施例的提高SOI NMOS器件ESD保護能力的方法的第五步驟。

圖7示意性地示出了根據本發明優選實施例的提高SOI NMOS器件ESD保護能力的方法的第六步驟。

需要說明的是，附圖用於說明本發明，而非限制本發明。注意，表示結構的附圖可能並非按比例繪製。並且，附圖中，相同或者類似的元件標有相同或者類似的標號。

具體實施方式

為了使本發明的內容更加清楚和易懂，下面結合具體實施例和附圖對本發明的內容進行詳細描述。

圖2至圖7示意性地示出了根據本發明優選實施例的提高SOI NMOS器件ESD保護能力的方法的各個步驟。

如圖2至圖7所示，根據本發明優選實施例的提高SOI NMOS器件ESD保護能力的方法包括：

第一步驟：在SOI的矽頂層10中進行阱區離子注入以及溝道離子注入(如圖2的箭頭所示)以形成器件區域20；

第二步驟：在器件區域20頂部形成柵極氧化層30；

第三步驟：在柵極氧化層30上通過澱積和刻蝕形成包含柵極側牆的柵極結構40；

第四步驟：在暴露的矽頂層10表面和器件區域20表面布置光刻膠層50，並且部分地去除器件區域20表面上的光刻膠層50，從而部分地暴露器件區域20表面；

第五步驟：利用光刻膠層50執行局部傾斜注入，在器件區域內形成局部ESD離子注入區域60；

優選地，局部傾斜注入的注入角度為15度-30度，例如局部傾斜注入的注入角度為15度、20度、25度、30度中的一個。優選地，局部傾斜注入的注入離子是硼離子。

第六步驟：通過離子注入在柵極結構40兩側分別形成器件區域內的漏極80和源極90。如圖7所示，優選地，局部ESD離子注入區域60處於漏極區域70邊緣。所述漏極的邊緣局部區域減少所述靜電釋放器件的觸發電壓。在靜電釋放離子注入後，體區中靠近漏極邊緣局的部區域引導ESD觸發電流流經體區更大的深度範圍，更好的靜電釋放電流。

根據本發明優選實施例的提高SOI NMOS器件ESD保護能力的方法不僅可以用於SOI-GGNMOS，而且還可以用於低壓SOI_CMOS技術，也適用也高壓SOI_LDMOS技術，如SOI_GGLDNMOS。

現在參考圖7描述本發明製成的SOI NMOS器件。

如圖7所示，根據本發明優選實施例的SOI NMOS器件包括：在SOI的矽頂層10中通過阱區離子注入以及溝道離子注入形成的器件區域20、在器件區域20頂部形成的柵極氧化層30、在柵極氧化層30上通過澱積和刻蝕形成的包含柵極側牆的柵極結構40、在器件區域內形成的局部ESD離子注入區域60、以及在柵極結構40兩側分別形成的器件區域內的漏極80和源極90。

如圖7所示，優選地，局部ESD離子注入區域60處於漏極區域70邊緣。

本發明將ESD注入從器件的漏區移到體區，採用大傾角局部硼注入(傾斜15-30度角)的方法，通過優化傾斜角度和注入能量，在體區的局部形成硼摻雜區，一方面可以很好地降低諸如GGNMOS器件之類的MOS器件的擊穿電壓，另一方面電流能很好地導入到體區，從而改善器件及整個電路的抗ESD能力。

而且，本發明採用在器件體區靠近漏區的區域進行ESD注入，引導器件在導通ESD電流時流經體區，增大了電流路徑深度範圍，從而提高器件的ESD保護能力。本發明的器件結構適當改變SOI NMOS的擊穿電壓，並促進ESD NMOS器件的各指狀結構的均勻開啟。

此外，需要說明的是，除非特別說明或者指出，否則說明書中的術語「第一」、「第二」、「第三」等描述僅僅用於區分說明書中的各個組件、元素、步驟等，而不是用於表示各個組件、元素、步驟之間的邏輯關係或者順序關係等。

可以理解的是，雖然本發明已以較佳實施例披露如上，然而上述實施例並非用以限定本發明。對於任何熟悉本領域的技術人員而言，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。