一種抗單粒子效應的n溝道場效應電晶體及其製作方法
2023-05-24 08:04:16
一種抗單粒子效應的n溝道場效應電晶體及其製作方法
【專利摘要】本發明公開了一種抗單粒子效應的N溝道場效應電晶體及其製作方法。所述抗單粒子效應的N溝道場效應電晶體包括半導體襯底、外延層、源區、漏區、柵極，源區與漏區之間設有第一閾值電壓注入區，所述漏區的外圍設有環形深摻雜漏區，深摻雜漏區與漏區之間設有第二閾值電壓注入區。本發明在傳統N溝道場效應電晶體漏區外圍環繞一圈深摻雜漏區，附加的深摻雜漏區能夠在單粒子入射敏感漏區產生漏鬥效應後有效地輔助漏區收集電荷，使得器件在受到單粒子輻照後漏區所吸收電荷量及吸收時間減少，減小了單粒子瞬態電流脈衝時間與峰值，並屏蔽一定線性能量傳輸值的單粒子在反相器鏈中所造成的瞬態電壓脈衝，提高了器件的抗輻照能力。
【專利說明】一種抗單粒子效應的N溝道場效應電晶體及其製作方法
【技術領域】
[0001] 本發明涉及集成電路技術，特別涉及一種具有抗輻照能力的抗單粒子效應的N溝 道場效應電晶體及其製作方法。
【背景技術】
[0002] 輻照會對集成電路的性能產生嚴重的影響，輻射環境對集成電路主要造成總劑量 效應和單粒子效應兩種影響。隨著微電子工藝的進步，器件特徵尺寸越來越小，總劑量效應 對集成電路的影響已經越來越弱，而單粒子效應的影響在不斷加大。
[0003] 單粒子效應是指單個高能粒子穿透電子器件敏感區域時，在其軌跡上造成電離並 沉積電荷，這些所產生的沉積電荷被敏感區域所收集，造成器件或電路邏輯狀態改變或者 損毀。單粒子效應分為硬錯誤和軟錯誤兩大類。硬錯誤是指單粒子造成器件永久性損毀。 軟錯誤是指單粒子造成電路邏輯狀態發生改變，但器件並未損毀。軟錯誤中，最主要的是單 粒子翻轉和單粒子瞬態。單粒子瞬態已隨著器件特徵尺寸的減小和時鐘頻率的增加而逐漸 取代單粒子翻轉成為單粒子所造成軟錯誤的主要來源。
[0004] 針對單粒子瞬態的加固方法可分為器件級加固和電路級加固兩種，電路級加固中 最常見的是三倍冗餘電路加固方法，但採用該方法需要犧牲大量的電路面積，同時也會增 加電路響應時間。而器件級加固只需犧牲極小的面積便能獲得良好的抗輻照性能收益，同 時還不會對電路性能產生較大影響。
【發明內容】
[0005] 為了解決上述技術問題，本發明提供一種抗單粒子效應的N溝道場效應電晶體及 製作方法。
[0006] 為解決上述技術問題，本發明的技術方案是：包括半導體襯底（101)、外延層、源 區、漏區，源區與漏區之間設有第一閾值電壓注入區，所述漏區的外圍設有環形深摻雜漏 區，深摻雜漏區與漏區之間設有第二閾值電壓注入區，源區與第一閾值電壓區之間、漏區與 第一閾值電壓區之間、漏區與第二閾值電壓區以及深摻雜漏區與第二閾值電壓區之間均設 置有輕摻雜源漏區；在源區與深摻雜漏區外側設置槽隔離。
[0007] 上述的抗單粒子效應的N溝道場效應電晶體中，所述深摻雜漏區的是注入砷，注 入劑量為lXl〇 15cnT2,注入能量為30keV。所述第二閾值電壓注入區是注入硼，注入劑量為 2X10 15cnT2,注入能量為 3keV。
[0008] -種抗單粒子效應的N溝道場效應電晶體的製作方法如下：
[0009] 本發明的有益效果在於：本發明在傳統N溝道場效應電晶體漏區外圍環繞一圈深 摻雜漏區，為了防止深摻雜漏區與漏區相互之間的電壓影響，在深摻雜漏區與漏區之間設 有第二閾值電壓注入區。附加的深摻雜漏區能夠在單粒子入射敏感漏區產生漏鬥效應後有 效地輔助漏區收集電荷，使得器件在受到單粒子輻照後漏區所吸收電荷量及吸收時間大大 減少，有效地減小了單粒子瞬態電流脈衝時間與峰值，並屏蔽一定線性能量傳輸值的單粒 子在反相器鏈中所造成的瞬態電壓脈衝，提高了器件或電路的抗輻照能力。同時，因為第二 閾值電壓區的電壓阻斷作用，深摻雜漏區上的電壓不會對漏區有影響。
【專利附圖】
【附圖說明】
[0010] 圖1是本發明的剖面結構示意圖。
[0011] 圖2是本發明應用於多器件中的布局俯視示意圖。
[0012] 圖3是本發明中單粒子入射本發明敏感節點時電荷收集路徑示意圖。
[0013] 圖4是本發明與常規器件在單粒子入射後漏區所產生的瞬態電流脈衝對比圖。
[0014] 圖5是本發明與常規器件在不同線性能量傳輸值的單粒子入射後七級反相器鏈 終端所產生的電壓脈衝寬度對比圖。
【具體實施方式】
[0015] 下面結合附圖以及實施例對本發明進行詳細說明。
[0016] 如圖1所示，圖1是本發明抗單粒子效應的N溝道場效應電晶體的剖面結構示意 圖。101為重摻雜襯底；外延層102生長在襯底101之上；外延層102之上，漏區110與源 區111位於兩端；第一閾值電壓注入區103位於漏區110與源區111之間，其上面是柵氧層 及柵極；漏區電極108與漏區110相連，並連接電壓V DD ;深摻雜漏區105位於外延層102之 上，漏區110右側；深摻雜漏區105與漏區110之間為第二閾值電壓注入區104 ;深摻雜漏 區電極106與深摻雜漏區105相連，並連接電壓VDD ;源區111與第一閾值電壓區103之間、 漏區110與第一閾值電壓區103之間、漏區110與第二閾值電壓區104和深摻雜漏區與第 二閾值電壓區104之間均設置有輕摻雜源漏區109 ;在源區111與深摻雜漏區105外側設 置槽隔離107,槽隔離可以為深槽隔離，也可以為淺槽隔離。
[0017] 圖中N溝道場效應電晶體抗單粒子加固結構，包括普通N溝道場效應管所具備的 漏柵源結構，同時附加了第二閾值電壓注入區與深摻雜漏區，深摻雜漏區始終與V DD相連 接。所述第二閾值電壓注入區的設置是為了間隔漏區與深摻雜漏區，阻斷深摻雜漏區在接 入V DD後所產生的電場因漏區與深摻雜漏區之間溝道過短而對漏區所產生的影響。第二閾 值電壓注入區的工藝與第一閾值電壓注入區完全相同，與標準CMOS工藝所兼容，可以在制 備第一閾值電壓注入區的同時製備第二閾值電壓注入區以縮短生產周期。所述深摻雜漏區 的深度為漏區的1?3倍，其俯視形狀如圖2所示，設置為環繞漏區式。其環繞方式為"工" 字形，也可為馬蹄形、柵欄形等。以上兩種關於深摻雜漏區的設置均是為了增加深摻雜漏區 在單粒子入射敏感漏區後吸收電荷的面積，以增強其輔助漏區收集電荷的能力。
[0018] 單粒子入射器件中時，其能量將會損失，損失的能量將會引起器件材料的直接電 離，直接電離產生的電子與空穴仍具有相當大的能量，能夠繼續引起器件材料的二次電離， 因此，在單粒子入射軌跡處將會產生大量電子空穴對。當器件不存在電場時，所產生的電子 空穴對將會自動複合，不對器件造成影響。但當存在電場時，所產生的電子/空穴將會被器 件敏感電極所收集，產生瞬時電流，從而影響器件工作，產生軟錯誤。在N溝道場效應晶體 管中，反偏漏/體結是敏感節點，其耗盡區的強電場將會通過電荷漂移的方式收集單粒子 入射後產生的電子。
[0019] 201為源區；源區201右側為漏區203 ;漏區之上為漏區電極202 ;漏區203右側為 深摻雜漏區204,可以為"工"字型，也可以為馬蹄形、環形、柵欄形等；205為深摻雜漏區電 極，與深摻雜漏區204相連。
[0020] 如圖3所示，圖3為單粒子入射本發明敏感節點時電荷收集路勁示意圖。單粒子入 射本發明敏感漏區之後將產生大量電子空穴對，對於N溝道場效應電晶體，敏感節點將會 收集電子，而空穴將會擴散至外延區，並最終至襯底自然消散。本發明中的電子將會產生兩 種路徑，第一路徑為在漏區下方耗盡區的強電場作用下通過電荷漂移至漏區；第二路徑為 在深摻雜漏區的電場影響下通過電荷漂移至深摻雜漏區。因為深摻雜漏區的吸收面積大， 吸收路徑短，吸收效率高，大量由單粒子效應產生的電子被深摻雜漏區所收集，從而有效地 減小了漏區所收集電荷量，所產生的電流脈衝峰值及持續時間也因此而減小，如圖4所示。 當將本發明應用於七級反相器鏈中時，當單粒子入射後反相器鏈終端所產生的電壓脈衝寬 度將大幅降低，特別是能夠屏蔽部分低線性能量傳輸值的單粒子所產生的電壓脈衝，如圖5 所示。
[0021] 本發明提出的針對抗單粒子效應的N溝道場效應電晶體，其實現方式與常規N溝 道場效應電晶體大致相同，所增加的第二閾值電壓注入區104可用常規CMOS製造工藝並同 第一閾值電壓注入區103同時製備。深摻雜漏區105的製備不能與源漏區同時製備，必須 單獨製備。以下實施例將詳細說明，但以下實施例僅是說明，本發明並不受以下實施例的限 制。
[0022] 1)選用P型摻雜半導體襯底，硼摻雜，濃度為1 X 1018cnT3 ;
[0023] 2)製作P型外延層，硼摻雜，濃度為1 X 1016cnT3 ;
[0024] 3)製作柵極氧化層，溫度為700°C，厚度為1. 07nm ;
[0025] 4)製作柵極多晶矽層，溫度為535°C，厚度為62. 93nm ;
[0026] 5)製作輕摻雜源漏區，光刻出輕摻雜源漏區區域，砷摻雜，注入劑量為 1. 15X1013cnT2,注入能量為 12keV;
[0027] 6)製作源漏區，光刻出源漏區區域，砷摻雜，注入劑量為1. 15X1013cnT2,注入能量 為18keV，不進行退火處理；
[0028] 7)製作深摻雜漏區，光刻出深摻雜漏區區域，注入砷，注入劑量為IX 1015cnT2,注 入能量為30keV ;
[0029] 8)退火處理，600°C低溫退火1小時，1000°C快速退火10秒；
[0030] 9)製作第一第二閾值電壓注入區，光刻出第一第二閾值電壓區區域，注入注入硼， 注入劑量為2X10 15cnT2,注入能量為3keV ;
[0031] 10)採用標準CMOS工藝完成CMOS器件及電路。
[0032] 以上實施例第6)與第7)步順序可以交換，並無特別差異。其餘技術細節均可採 用標準CMOS工藝執行，普通技術人員能夠依據本發明說明書實施，故不再對本發明更具體 技術細節贅述。
[0033] 以上所述具體實施例，旨在進一步詳細說明本發明，幫助進一步理解本發明，在本 發明的精神和原則之內，各種替換和修改均應包含在本發明的保護範圍之內。
【權利要求】
1. 一種抗單粒子效應的N溝道場效應電晶體，包括半導體襯底（101)、外延層（102)、源 區（111)、漏區（110)，源區與漏區之間設有第一閾值電壓注入區（103)，其特徵在於：所述 漏區的外圍設有環形深摻雜漏區（105)，深摻雜漏區與漏區之間設有第二閾值電壓注入區 (104)，源區（111)與第一閾值電壓區（103)之間、漏區（110)與第一閾值電壓區103之間、 漏區（110)與第二閾值電壓區（104)和深摻雜漏區與第二閾值電壓區（104)之間均設置有 輕摻雜源漏區（109);在源區（111)與深摻雜漏區（105)外側設置槽隔離（107)。
2. 根據權利要求1所述的抗單粒子效應的N溝道場效應電晶體，其特徵在於：所述深 摻雜漏區（105)注入砷，注入劑量為lX10 15cm_2,注入能量為30keV。
3. 根據權利要求1所述的抗單粒子效應的N溝道場效應電晶體，其特徵在於：所述第 二閾值電壓注入區（104)注入硼，注入劑量為2X10 15cnT2,注入能量為3keV。
4. 根據權利要求1所述的抗單粒子效應的N溝道場效應電晶體，其特徵在於：所述深 摻雜漏區（105)與漏區（110)摻雜類型相同。
5. 根據權利要求1所述的抗單粒子效應的N溝道場效應電晶體，其特徵在於：所述輕 摻雜源漏區為砷摻雜，注入劑量為1. 15X1013cm_2,注入能量為12keV。
6. -種抗單粒子效應的N溝道場效應電晶體的製作方法，包括以下步驟： 選用P型摻雜半導體襯底，硼摻雜，濃度為1X 1018cnT3 ; 製作P型外延層，硼摻雜，濃度為1X 1016cnT3 ; 製作柵極氧化層，溫度為700°C，厚度為1. 07nm ; 製作柵極多晶矽層，溫度為535°C，厚度為62. 93nm ; 製作輕摻雜源漏區，光刻出輕摻雜源漏區區域，砷摻雜，注入劑量為1. 15X1013cnT2,注 入能量為12keV ; 製作源漏區，光刻出源漏區區域，砷摻雜，注入劑量為1. 15X1013cnT2,注入能量為 18keV，不進行退火處理； 製作深摻雜漏區，光刻出深摻雜漏區區域，注入砷，注入劑量為1 X l〇15cnT2,注入能量 為 30keV ; 退火處理，600°C低溫退火1小時，1000°C快速退火10秒； 製作第一第二閾值電壓注入區，光刻出第一第二閾值電壓區區域，注入注入硼，注入劑 量為2X1015cm_2,注入能量為3keV ; 採用標準CMOS工藝完成CMOS器件及電路。
7. 如權利要求6所述的抗單粒子效應的N溝道場效應電晶體的製作方法：所述第二閾 值電壓注入區（104)與第一閾值電壓注入區（103)的離子類型、能量和劑量相同。
【文檔編號】H01L29/78GK104157650SQ201410427196
【公開日】2014年11月19日 申請日期:2014年8月27日 優先權日:2014年8月27日
【發明者】唐明華, 徐新宇, 燕少安, 張萬裡 申請人:湘潭大學