一種ic存儲卡的製作方法

2023-05-04 00:02:56 1

專利名稱：一種ic存儲卡的製作方法
技術領域：
本發明涉及一種半導體集成電路，尤其是涉及一種IC存儲卡。
背景技術：
存儲卡是一種具有微處理器及數據信息處理能力的新型存儲工具，存儲卡的核心是其中一個具有中央處理器集成電路晶片，及由隨機存儲器(以下簡稱RAM)、只讀存儲器(以下簡稱ROM)、電可擦除電可編程存儲器(以下簡稱EEPROM)和幾十個字節的可編程ROM(以下簡稱PROM)構成的內存。通過其片內作業系統(以下簡稱COS)組成的監控程序，將所有的數據有機結合，形成文件系統，可以完成各特定功能。
從七十年代以來，儲存卡內部的基本結構多年來始終是由CPU，ROM，RAM，EEPROM等部件組成的一個完整的計算系統，其中ROM用作COS程序代碼的載體。數據主存儲器則採用EEPROM，這種傳統結構存在著許多不利之處COS使用ROM方式存儲，一旦作完掩膜後，就不能再更改。因為ROM存儲是依靠晶片物理特性存儲數據，如果開發商或用戶想修改COS，就必須要重新製作掩膜，不僅使費用大大增加，更延長了開發周期，並且由於ROM是依靠矽片物理特性存儲數據的，現在使用普通的半導體逆向分析工程，可以獲取原來存儲的代碼。此外，因為ROM存儲是不可修改的，而在某些特殊應用場合，用戶希望卡片售出後仍然可以對加密算法或其他程序實施升級，即在線升級或在線可編程，使用ROM則是不可能實現的。
數據主存儲器傳統上採用EEPROM。它具有製作工藝相對簡單，存儲數據穩定可靠，可字節擦寫，但是EEPROM體積偏大，在用於大於128K字節的存儲要求來說，其體積過大而難於製作。
一般的存儲卡執行指令的方式是順序執行，也就是說，按照輸入指令先後的順序，一條接一條的執行，後一條指令必須等到前一條指令執行結束才可以開始執行，指令執行的效率不是很高。
傳統的閃速IC存儲卡是通過多根地址線和並行輸入輸出接口對存儲器的數據進行隨機訪問，但是隨著存儲容量的擴大，數據總線位數的增加，所需要的地址輸入和數據輸入輸出引腳數目也不斷增加。假如主存儲器容量為4M比特，數據總線寬度8位的話，那麼需要19位的地址引腳，16位的輸入輸出引腳。

發明內容
本發明提供一種IC存儲卡，旨在克服存儲數據不能修改；存儲體積過大；指令執行的效率不高以及數據輸入輸出引腳數目增加的技術問題。
為實現本發明，本發明的技術方案包括主存儲單元，比較單元，第一控制單元和包括其內的第一指令寄存單元，第二控制單元和包括其內的第二指令寄存單元，選通單元，第一緩衝單元，第二緩衝單元，輸入輸出接口單元；指令輸入後，設備可以將指令暫時存於第一指令寄存單元或者第二指令寄存單元，通過比較單元，A類的指令被送往第二控制單元執行，B類指令被送往第一控制單元執行，第一控制單元控制信號通過選通單元送往第一緩衝單元，第一緩衝單元再跟主存儲單元進行數據通訊，第二控制單元產生的控制信號通過選通單元送往第二緩衝單元，第二緩衝單元再跟主存儲單元進行數據通訊；指令輸入後，設備還可以通過比較單元直接與主存儲單元進行數據通訊，同時，用戶也可以通過輸入輸出接口分別的訪問第一緩衝單元，第二緩衝單元中存儲的數據；所述主存儲單元是包括其內的編程單元的閃速存儲單元，所述第一緩衝單元和第二緩衝單元是靜態隨機存儲單元，所述輸入輸出接口單元是支持串行通訊協議的接口單元，所述第一控制單元和第二控制單元是基於兩個不同時鐘環境的控制單元。
本發明的有益效果為與ROM相比較，閃速存儲單元在系統中電可擦除和可重複編程；與EEPROM相比較，閃速存儲單元具有成本低、密度大的特點；由於使用了雙緩衝單元的結構，通過合理設計指令系統，控制單元及數據通路，可以實現指令的並行執行，從而提高指令的執行效率，加快數據訪問的速度；相比傳統的並行接口閃速IC存儲卡，用於數據總線輸入輸出接口只有兩個，輸入和輸出，專用的地址引腳可以全部省略，所有的指令，地址以及數據均由輸入引腳輸入，也就是說只需要兩個引腳就可以滿足地址數據輸入輸出的需要。


圖1是電路模塊功能邏緝框圖；圖2是IC存儲卡的數據通路圖；圖3是指令的偽流水線執行模式；圖4是指令執行流程圖；
圖5是IC存儲卡的指令列表；具體實施方式
下面結合附圖對本發明作詳細描述如圖1所示本發明的技術方案包括主存儲單元1，比較單元2，第一控制單元3和包括其內的第一指令寄存單元31，第二控制單元4和包括其內的第二指令寄存單元41，選通單元5，第一緩衝單元6，第二緩衝單元7，輸入輸出接口單元8；指令輸入後，設備可以將指令暫時存於第一指令寄存單元31或者第二指令寄存單元41，通過比較單元2，A類的指令被送往第二控制單元4執行，B類指令被送往第一控制單元3執行，第一控制單元產生的控制信號通過選通單元5送往第一緩衝單元6，第一緩衝單元6再跟主存儲單元1進行數據通訊，第二控制單元產生的控制信號通過選通單元5送往第二緩衝單元7，第二緩衝單元7再跟主存儲單元1進行數據通訊；指令輸入後，設備還可以通過比較單元2直接與主存儲單元1進行數據通訊；同時，用戶也可以通過輸入輸出接口8分別的訪問第一緩衝單元6，第二緩衝單元7中存儲的數據。
所述主存儲單元1是包括其內的編程單元11的閃速存儲單元，所述第一緩衝單元6和第二緩衝單元7是靜態隨機存儲單元，所述輸入輸出接口單元8是支持串行通訊協議的接口單元，所述第一控制單元3和第二控制單元4是基於兩個不同時鐘環境的控制單元。
控制單元產生的控制信號通過選通單元控制系統總線的數據流向，確保在兩個指令同時運行時系統資源之間的數據通訊不發生錯誤。控制單元設計的主要思想是採用兩個時鐘系統，一個為用戶輸入的外部時鐘系統，另一個是晶片內部的時鐘發生器產生的時鐘系統，以這兩個時鐘系統，設計兩個基於異步時鐘的控制單元，從而保證兩個控制單元在執行指令期間不互相影響。其中第一控制單元3用於執行B類指令，第二控制單元4用於執行A類指令。當不執行A類指令時，將內部時鐘發生器關閉，以降低功耗，在有A類指令需要執行時，系統自動開啟內部時鐘發生器，使A類指令正常執行，執行結束時時鐘發生器又自動關閉。
所述編程單元11是支持以頁和塊為操作對象的指令格式為8位指令編碼的24位存儲地址的若干位數據的且使指令的每位依次通過單獨一根引腳串行輸入的可用軟體進行修改的作業系統的編程單元。
所述主存儲單元1是容量4M比特的儲存單元分為4塊的每塊128頁的每頁1024位元組的起始64頁有防寫功能以及編程單元11為64K的閃速存儲器，第一緩衝單元6和第二緩衝單元7各為容量1024k字節的靜態隨機存儲器。
如圖2所示用戶訪問主存儲單元1主要有三種途徑。第一是直接通過輸入輸出接口單元8與主存儲單元進行數據通訊，第二是間接通過第一緩衝單元6與主存儲單元1進行數據通訊，第三是間接通過第二緩衝單元7與主存儲單元1進行數據通訊。同時，用戶也可以通過輸入輸出接口單元8分別的訪問兩個緩衝單元中存儲的數據。具體數據通路的選擇由用戶輸入的指令確定。
如圖3所示用戶輸入的指令根據操作的對象，可以分為兩類，稱之為A類和B類。這兩類的指令可以單獨執行，也可以在A類指令執行期間，系統仍然可以接受並執行的無衝突的B類指令，對該期間輸入的有衝突的指令則實現自動屏蔽。通過使用這種偽流水線，提高了指令執行的效率，縮短了存儲卡讀寫數據的時間。為了實現這樣的流水線，硬體電路方面採用了雙緩衝單元的結構。在其中某一個緩衝單元與主存儲單元交換數據的時候，外部設備仍然可以與另一個緩衝單元進行數據通訊。一種典型的應用就是，外部設備發送數據到第一緩衝單元6，然後第一緩衝單元6往主存儲單元寫入數據，在此同時，外部設備發送數據到第二緩衝單元7，在第一緩衝單元6寫主存儲單元結束後，緊接著第二緩衝單元7往主存儲器寫入數據，同時，外部設備發送數據到第一緩衝單元6，這樣循環操作，可以將數據在更短的時間內寫入主存儲單元。
如圖4所示每條指令的都是由引腳低有效的片選輸入(以下簡稱CS)的下降沿開始，指令首先通過輸入輸出串行接口輸入設備，每條指令的操作碼為8位，輸入計數至8時，設備對輸入的操作碼進行解碼，同時作出判斷，如果當前沒有A類指令運行，那麼設備開始運行該指令。如果當前有A類指令正在運行，那麼判斷輸入的指令是否會與正在運行中的指令發生衝突，沒有衝突的指令將被執行，有衝突的指令將被丟棄，同時設備跳到指令運行結束的狀態。這裡的衝突主要是系統資源衝突。系統資源衝突就是當這兩條指令要同時訪問同一個系統資源時，(所謂的資源就比如靜態隨機存儲單元，閃速存儲單元等硬體設備)，就產生了資源衝突。判斷衝突的主要設計思想是在有A類指令運行時，系統為每一個資源作上標記，表明該資源是否處於工作狀態，當系統接受到B類指令時，通過解碼可以判斷該B類指令是否需要訪問正在工作的資源，是的話，則認為該指令為有衝突指令，設備將丟棄該指令，不於執行；否則認為該指令合法，繼續執行該條指令。指令執行開始首先輸入24位起始地址，緊接著是輸入數據，數據輸入以高位作為起始位，每輸入8位，設備內部的地址寄存器自增一，這樣周而復始，直至所有的數據輸入並存貯完成。用戶要結束輸入數據，需要停止引腳串行時鐘上的時鐘信號，在引腳CS的上升沿來臨時，設備認為一條B類指令執行結束。同時開始啟動內部時鐘，運行A類指令，通常A類指令的運行時間比較長。在此期間，設備可以繼續接受指令，重複上述過程。
如圖5所示主儲存單元容量4M比特，儲存單元分為4塊，每塊1 28頁，每頁1024位元組，起始64頁有防寫功能。指令操作的對象可以是單個字節，也可以是頁，甚至是塊。該存儲卡提供了豐富的指令系統，可以滿足用戶對儲存卡的各種操作要求，同時專門設計的指令系統更是方便了用戶操作。指令具體格式為8位指令編碼，24位存儲地址，若干位數據；指令由通用輸入端SI串行輸入。在讀指令方面，除了提供一般存儲卡支持的頁讀，讀第一緩衝單元6或第二緩衝單元7，讀狀態寄存器之外，該發明還提供了一個功能強大的讀連續陣列指令。在保證外部時鐘不停止的情況下，該指令可以從隨機指定的任意起始地址開始，按照地址遞增依次從主存儲單元1中讀出數據，直到外部時鐘停止。該指令不受頁或塊邊界的限制，讀到存儲單元最後一個地址時，自動跳回首地址。通過這條指令，用戶只需僅僅一個指令，就可以讀出整個存儲單元的內容。在擦寫指令方面，該儲存卡提供的都是針對頁或塊的指令，合理使用這些指令的組合可以加快存儲卡的擦寫速度。此外，為了保證存儲卡擦寫的正確性，該存儲卡還提供了數據比較和自動重寫兩條指令。
權利要求
1.一種IC存儲卡，包括比較單元(2)，第一控制單元(3)和包括其內的第一指令寄存單元(31)，第二控制單元(4)和包括其內的第二指令寄存單元(41)，選通單元(5)，其特徵在於還包括主存儲單元(1)，第一緩衝單元(6)，第二緩衝單元(7)，輸入輸出接口單元(8)；指令輸入後，設備可以將指令暫時存於第一指令寄存單元(31)或者第二指令寄存單元(41)，通過比較單元(2)， A類的指令被送往第二控制單元(4)執行，B類指令被送往第一控制單元(3)執行，第一控制單元產生的控制信號通過選通單元(5)送往第一緩衝單元(6)，第一緩衝單元(6)再跟主存儲單元(1)進行數據通訊，第二控制單元產生的控制信號通過選通單元(5)送往第二緩衝單元(7)，第二緩衝單元(7)再跟主存儲單元(1)進行數據通訊；指令輸入後，設備還可以通過比較單元(2)直接與主存儲單元(1)進行數據通訊；同時，用戶也可以通過輸入輸出接口(8)分別的訪問第一緩衝單元(6)，第二緩衝單元(7)中存儲的數據。
2.根據權利要求1所述的一種IC存儲卡，其特徵在於所述主存儲單元(1)是包括其內的編程單元(11)的閃速存儲單元；所述第一緩衝單元(6)和第二緩衝單元(7)是靜態隨機存儲單元，所述輸入輸出接口單元(8)是支持串行通訊協議的接口單元，所述第一控制單元(3)和第二控制單元(4)是基於兩個不同時鐘環境的控制單元。
3.根據權利要求2所述的一種IC存儲卡，其特徵在於所述編程單元(11)是支持以頁和塊為操作對象的指令格式為8位指令編碼的24位存儲地址的若干位數據的且使指令的每位依次通過單獨一根引腳串行輸入的可用軟體進行修改的作業系統的編程單元。
4.根據權利要求2所述的一種IC存儲卡，其特徵在於所述主存儲單元(1)是容量4M比特的儲存單元分為4塊的每塊128頁的每頁1024位元組的起始64頁有防寫功能以及編程單元(11)為64K的閃速存儲器，第一緩衝單元(6)和第二緩衝單元(7)各為容量1024k字節的靜態隨機存儲器。
全文摘要
一種IC存儲卡，其主存儲單元及編程單元均採用閃速存儲單元，兩個靜態隨機存儲單元，串行輸入輸出接口，指令輸入後，設備將指令暫時存於指令寄存單元，A類的指令被送往控制單元二執行，B類指令被送往控制單元一執行，執行期間，控制單元產生的控制信號通過選通器控制系統總線的數據分別流向兩個靜態隨機存儲單元，確保在兩個指令同時運行時系統資源之間的數據通訊不發生錯誤。該卡可以降低晶片成本，提高擴容升級方便性，加快指令執行效率，以及方便用戶修改數據，可應用在數據採集卡、報稅機、計程車計價器、讀卡機、稅控加油機、MP3等方面。
文檔編號G06K19/07GK1521691SQ03115330
公開日2004年8月18日 申請日期2003年2月9日 優先權日2003年2月9日
發明者尚為兵, 王丞, 印義言 申請人:上海華園微電子技術有限公司