一種基於集成電路功耗分析的故障診斷建庫方法與流程
2023-09-19 08:31:35 2
本發明涉及集成電路技術領域，具體地說是一種適用於對組合邏輯電路、時序邏輯電路以及混合邏輯電路的集成電路功耗分析的故障診斷建庫方法。
背景技術：
半導體工藝的發展，特別是深亞微米加工工藝的實現提升了超大規模集成電路VLSI（Very Large Scale Integrated circuits）的運行速率，降低了電路的功耗，使電路的集成度也有了很大幅度的提高。深亞微米技術是通過降低電晶體和互連的最小尺寸和供電電壓以及提高電路的運行頻率實現。然而這些技術的實現也使得集成電路發生故障的概率大大的提高，尤其是使得電路容易受到瞬態故障的影響，例如由於空間輻射而引發的單粒子效應SEU（Single Event Upsets）等。同時伴隨著半導體技術的發展，片上邏輯也變得越來越複雜，由此所造成的影響也已經成為阻礙晶片技術發展的最重要原因之一。
在集成電路的故障診斷中，離線診斷測試和在線診斷測試是兩種最常用的診斷測試方法。離線故障診斷測試指的是當被測電路CUT（Circuit Under Test）不在正常工作時對電路進行故障診斷測試，而在線故障診斷測試是在當被測電路正在工作或者處於工作間隙時對電路進行故障診斷測試。
由於電路加工工藝的進步，在電路的正常運行過程中發生永久性故障的概率越來越低，而瞬態故障和間歇性故障的發生概率逐漸提高。離線故障檢測只能在電路不工作時發生，所以離線測試不能檢測出電路在正常工作時發生的瞬態故障和間歇性故障。由於在線故障檢測是對被測電路持續進行監測，所以瞬態故障和間歇性故障可以通過在線故障檢測出來。為了提高集成電路的可靠性，希望在集成電路晶片工作過程中能夠對故障進行在線檢測，所以功耗分析檢測方法具有十分誘人的應用前景。而功耗分析故障檢測方法的首要任務是建立功耗分析的故障庫，本發明主要是給出一種基於功耗分析的故障庫構建方法。
過去幾十年中，隨著數字集成電路的發展，集成電路的在線測試方法也取得了長足的進步。在眾多的在線測試方法中，在線內建自測試方法On-Line BIST（Built-InSelf-Test）、全自檢TSC（Totally Self Checking）在線測試方法以及基於掃描設計的時序電路在線測試方法是其中最具有典型代表性的三種在線測試方法。本發明所做的研究屬於基於功耗分析在線內建自檢測方法的關鍵部分—功耗分析故障建庫技術。
在線內建自測試在過去幾十多年中取得了長足的發展，Saluja等人最早在1988年提出了輸入向量監測並發內建自檢測方法，這種在線監測方法可以對電路進行並發檢測，即在電路正常工作時完成對電路的故障檢測。
隨後國內外的專家學者們又提出了多硬體信號分析法MHSAT（Multiple Hardware Signature Analysis Technique）於窗比較並發內建自測試法w-CBIST（Windowed-Comparative Concurrent BIST）以及基於存儲器的並發內建自測試法R-CBIST（RAM-based Concurrent BIST）等在線內建自測試方法。在近些年中，雅典大學的Ioannis Voyiatzis和Constantin Halatsis等人對在線內建自測試方法進行了深入的研究。在2008年，他們首次提出了基於確定測試集並可以進行在線測試和離線測試的在線測試方法MICSET（Monitoring Input vectors for concurrent testing based on a preComputed test SET）。2010年，Voyiatzis等人又提出了基於監測平方窗的並發內建自測試方法SWiM（Square-Windows Monitoring concurrent BIST）。SWiM在線測試方法具有和MICSET相同的總體測試測試結構。與之前的方法相比，SWiM將被測電路的測試集存儲在平方窗中，進一步降低了測試電路的硬體成本，但是它的在線測試延時會比較大。與之前提出的在線內建自測試方法相比，Voyiatzis等人提出的方法可以在一定程度上降低測試電路的硬體成本和在線測試延時。
技術實現要素：
本發明的目的是解決上述現有技術的不足，提供一種建庫簡單易行、延時時間短、硬體成本低的基於集成電路功耗分析的故障診斷建庫方法。
本發明解決其技術問題所採用的技術方案是：
一種基於集成電路功耗分析的故障診斷建庫方法，包括集成電路板，其特徵在於集成電路板上的晶片內嵌有對集成電路進行功耗曲線建庫分析步驟，其步驟包括:
1）DC綜合門級網表的功耗數據採集步驟，
2）時序仿真故障門級網表的流程步驟，
3）故障功耗故障採集步驟，
其中，所述DC綜合門級網表的功耗數據採集步驟為：採用Design Compiler 進行門級綜合，並通過寫腳本的方式控制DC綜合工具，以利於通過佔用內存低的命令行，達到數據採集速度快的作用，製作時，首先設置隱藏文件.synopsys_dc_.setup，將綜合過程中搜索路徑、工藝庫各個步驟需要用到的命令和參數按參數初始化、讀庫和讀文件優化的順序寫在一個以tcl為後綴的文本文件中，並將編寫的文本文件命名為run.tcl；再編寫綜合的時序約束條件，在約束的文本文件中創建時鐘，並依次設置時鐘的頻率、輸入輸出延時、綜合後的電路所需要面積、連線負載模型，大小，延遲，上述步驟完成後，再通過命令dc_shell–t –f ./run.tcl自動化完成整個綜合的過程； 最後通過area report查看電路所佔用的面積，並通過timing report查看有無時序違反；
所述時序仿真故障門級網表的流程步驟為：
採用仿真器對DC綜合門級網表進行SDF的標準延時文件反標，並生成所需要的故障VCD波形文件，以達到編譯仿真速度快、調試速度快，延時時間短的作用；
所述故障功耗故障採集步驟為：
採用PrimeTime PX中的Time-based power analysis對動態功耗故障進行採集，採集時，首先設置PT的隱藏啟動文件 .synopsys_pt.setup，腳本的啟動文件內容同DC綜合時類似完成參數初始化、讀庫和讀文件；之後，再讀取門級網表和故障VCD格式的波形文件，並對PrimeTime PX的一些時序參數進行設置，腳本文件運行完成後生成out格式的功耗文件，並通過該功耗文件採集動態功耗數據。
本發明可將所述步驟C中out格式的功耗文件通過格式轉換成txt格式功耗文件，以利於直觀的對比相同時刻的功耗數據，達到顯著降低功耗的作用。
本發明所述仿真器採用ModelSim語言仿真器，以利於提供更寬泛的調試環境，支持PC和UNIX、LINUX平臺，並採用直接優化的編譯技術、Tcl/Tk技術、和單一內核仿真，由於編譯的代碼與平臺無關，便於保護IP核，具有個性化的圖形界面和用戶接口，並能全面支持VHDL和Verilog語言的IEEE標準，以及IEEE VITAL 1076.4－95標準，支持C語言功能調用，C的模型，基於SWIFT的SmartModel邏輯模型和硬體模型，ModelSim同時還支持RTL仿真，門級仿真，時序仿真，為用戶加快調試提供強有力的手段。
本發明所述EDA中的DC綜合工具採用Synopsys公司製作的Design Compiler綜合工具，以使命令行佔用內存低、執行速度快。
本發明由於採用上述方法，具有建庫簡單易行、延時時間短、硬體成本低等優點。
附圖說明
圖1為本發明IU單元DC綜合時序約束腳本。
圖2為本發明IU單元綜合後的面積報告。
圖3為本發明IU單元綜合後的時序報告。
圖4為本發明中與運算的實例。
圖5為本發明中與運算實例運用Modelsim進行仿真的結果。
圖6為本發明中測試的電路正常工作處理不同數據時的功耗對比建庫結果。
圖7為本發明中測試的正常電路和故障電路功耗對比建庫結果。
圖8為本發明中測試的故障電路中強制轉為邏輯0和強制轉為邏輯1功耗對比建庫結果。
具體實施方式
下面結合附圖對本發明進一步說明：
一種基於集成電路功耗分析的故障診斷建庫方法，包括集成電路板，其特徵在於集成電路板上的晶片內嵌有對集成電路進行功耗曲線建庫分析步驟，其步驟包括:
1)DC綜合門級網表的功耗數據採集步驟，
2)時序仿真故障門級網表的流程步驟，
3)故障功耗故障採集步驟，
其中，所述DC綜合門級網表的功耗數據採集步驟為：採用Design Compiler 進行門級綜合，並通過寫腳本的方式控制DC綜合工具，以利於通過佔用內存低的命令行，達到數據採集速度快的作用，製作時，首先設置隱藏文件.synopsys_dc_.setup，將綜合過程中搜索路徑、工藝庫各個步驟需要用到的命令和參數按參數初始化、讀庫和讀文件優化的順序寫在一個以tcl為後綴的文本文件中，並將編寫的文本文件命名為run.tcl；再編寫綜合的時序約束條件，在約束的文本文件中創建時鐘，並依次設置時鐘的頻率、輸入輸出延時、綜合後的電路所需要面積、連線負載模型，大小，延遲，上述步驟完成後，再通過命令dc_shell–t –f ./run.tcl自動化完成整個綜合的過程； 最後通過area report查看電路所佔用的面積，並通過timing report查看有無時序違反；
所述時序仿真故障門級網表的流程步驟為：
採用ModelSim的仿真器對DC綜合門級網表進行SDF的標準延時文件反標，並生成所需要的故障VCD波形文件，以達到編譯仿真速度快、調試速度快，延時時間短的作用；
所述故障功耗故障採集步驟為：
採用PrimeTime PX中的Time-based power analysis對動態功耗故障進行採集，採集時，首先設置PT的隱藏啟動文件 .synopsys_pt.setup，腳本的啟動文件內容同DC綜合時類似完成參數初始化、讀庫和讀文件；之後，再讀取門級網表和故障VCD格式的波形文件，並對PrimeTime PX的一些時序參數進行設置，腳本文件運行完成後生成out格式的功耗文件，並通過該功耗文件採集動態功耗數據。
本發明可將所述步驟C中out格式的功耗文件通過格式轉換成txt格式功耗文件，以利於直觀的對比相同時刻的功耗數據，達到顯著降低功耗的作用。
本發明所述仿真器採用ModelSim語言仿真器，以利於提供更寬泛的調試環境，支持PC和UNIX、LINUX平臺，並採用直接優化的編譯技術、Tcl/Tk技術、和單一內核仿真，由於編譯的代碼與平臺無關，便於保護IP核，具有個性化的圖形界面和用戶接口，並能全面支持VHDL和Verilog語言的IEEE標準，以及IEEE VITAL 1076.4－95標準，支持C語言功能調用，C的模型，基於SWIFT的SmartModel邏輯模型和硬體模型，ModelSim同時還支持RTL仿真，門級仿真，時序仿真，為用戶加快調試提供強有力的手段。
本發明所述EDA中的DC綜合工具採用Synopsys公司製作的Design Compiler綜合工具，以使命令行佔用內存低、執行速度快。
實施例：本發明以SoC系統內部IU單元功耗故障診斷為例分析建庫，其它組合邏輯電路和混合邏輯電路建庫與此相同：針對SoC內部IU（Integer Unit）單元進行的功耗數據的採集，分為以下三步：
IU單元的DC綜合門級網表的功耗數據採集步驟：基於smic18工藝，DC綜合的時序約束腳本，如圖1所示；依據綜合的腳本文件，生成的IU單元綜合後的面積報告內容如圖2所示，該電路一共綜合成了5個模塊，共用了8587個基本單元，基本單元所佔面積是232502.056123，電路佔用的總面積是1468568.299379；圖3是IU單元綜合後的時序報告，由報告所示Slack值為正數，說明時序滿足規定條件，故綜合通過。
IU單元的時序仿真故障門級網表流程步驟：IU單元的時序仿真流程是用綜合後的門級網表替換掉原來的SoC中的綜合前的IU單元，還要更改與IU單元相關聯部分的RTL級描述文件（因為門級網表並不能識別自定義數據類型，所以綜合後和綜合前的數據類型發生了變化），之後的步驟是與功能仿真一致的，首先編譯器編譯C語言，然後Testbench讀取編譯後的srec類型機器碼，之後整個SoC通過指令做出相應的動作，通過Modelsim命令提示框裡的彙編指令可以判斷處理器工作是否正常。圖4是通過C語言寫的需要SPARC處理器來運行的C程序，為方便起見我們希望處理器做一個簡單的與運算，6&5的正確結果是4。之後我們通過Modelsim進行仿真，運行結果如圖5所示。從圖中可以清楚地看到處理器將兩個操作數5和6放入到相應的寄存器中並進行了&運算，將運算後的正確結果存儲到了相應的地址中並結束了整個處理器的操作。
IU單元的故障功耗故障採集步驟：在本設計中可以通過force命令對IU單元進行故障注入，對寄存器的某些位數進行force操作來模擬瞬態故障，從而進行不同情況下的功耗的對比；本發明中分別對IU單元進行了單個位數的故障注入和3個位數的故障注入，以及由邏輯1向邏輯0翻轉的故障注入和由邏輯0向邏輯1翻轉的故障注入，並進行了大量的隨機數仿真，通過對比功耗曲線，發現了故障電路和正常電路功耗曲線的顯著不同；當SoC處理器正常工作但是在算不同的操作數的時候，功耗曲線的整體變化趨勢是相同的，只是在某些時刻的對應位置峰值略有不同，如圖6所示；但是當注入故障後，電路的功耗不僅僅是相應的峰值的大小不同，整個功耗曲線的變化趨勢也發生了顯著變化，如圖7是正常電路：1位故障電路（強制將信號翻轉為邏輯1）、3位故障電路（強制將信號翻轉為邏輯1）的功耗對比圖；本發明中研究發現，當注入的故障為由邏輯1強制翻轉為邏輯0和由邏輯0強制翻轉為邏輯1時的功耗曲線也是不同的，如圖8所示。因此，建立不同情況下的故障庫。
由此可見，對於組合邏輯電路、時序邏輯電路以及混合邏輯電路，正常電路和故障電路功耗曲線差異是很大的，而對於不同的故障，功耗曲線也是不同的，因此，通過功耗分析的方式能有效構建在線功耗分析故障檢測的故障庫，能夠快速縮短在線延時、降低硬體成本，故障檢測簡單，顯著降低了集成電路故障檢測的功耗。