副處理器、集成電路裝置及電子設備的製作方法
2023-08-14 03:22:36
專利名稱：副處理器、集成電路裝置及電子設備的製作方法
技術領域：
本發明涉及一種副處理器、集成電路裝置及電子設備等。
背景技術：
近年來，在數位訊號處理領域中，對高速且低功耗的數據處理裝置的要求越來越高。特別是，在搭載了傳感器的可攜式設備(脈搏計、數位相機等)中，需要實時且低功耗地對傳感器的輸出信號進行處理。針對該課題，開發出了一種用於有效執行積和運算等多用於數位訊號處理中的運算處理的專用處理器(副處理器)。例如在專利文獻I中，公開了一種由實施運算處理的專用數據處理單元和實施通
用處理的通用數據處理單元組成的數據處理裝置。但是，在該方法中，由於這兩個單元共用命令獲取部及數據接口，因此存在協調動作的制約較大等的課題。在先技術文獻專利文獻專利文獻I :日本特開2002-149402號公報
發明內容
根據本發明的幾種方式，能夠提供有效地實施數據處理的副處理器、集成電路裝置及電子設備等。本發明的一種方式涉及一種副處理器，其特徵在於，其經由總線控制器而與主處理器相連接，且包括命令獲取部，其用於獲取副處理器用程序的命令；寄存器部；命令解碼部，其對所獲取的命令進行解碼；運算部，其根據解碼結果而實施命令的執行處理，其中，所述主處理器經由所述總線控制器，而將表示所述副處理器用程序的存儲位置的程序計數器值、及副處理器的處理開始指令設定到所述寄存器部中，所述命令獲取部獲取由所述程序計數器值指定的命令，所述命令解碼部對所述命令進行解碼，所述運算部實施所述命令的執行處理。根據本發明的一種方式，由於副處理器具有經由總線控制器而獲取命令的命令獲取部，因而能夠在不經由主處理器的條件下自主地裝入程序，並實施命令的執行處理。另外，在本發明的一種方式中，也可以採用如下結構，S卩，包括實施與所述總線控制器之間的接口處理的總線控制器接口。根據此種方式，副處理器能夠經由總線控制器接口而自主地獲取副處理器用程序的命令，或自主地實施用於執行命令的數據的讀出或寫入。另外，在本發明的一種方式中，也可以採用如下結構，S卩，所述總線控制器接口包括實施與所述主處理器之間的接口處理的主接口。根據此種方式，主處理器能夠經由主接口而對副處理器的寄存器部進行訪問。另外，在本發明的一種方式中，也可以採用如下結構，S卩，所述總線控制器接口包括用於實施數據的讀出或寫入的數據接口，所述數據為用於執行命令的數據。
根據此種方式，副處理器能夠不經由主處理器而自主地實施數據的讀出或寫入。另外，在本發明的一種方式中，也可以採用如下結構，S卩，所述寄存器部具有數據寄存器，且所述運算部根據經由所述總線控制器接口而被寫入到所述數據寄存器中的數據和基於解碼結果的命令，來實施命令的執行處理。根據此種方式，能夠在副處理器的執行處理開始之前，由主處理器將所需的數據寫入到數據寄存器中。另外，在本發明的一種方式中，也可以採用如下結構，S卩，所述寄存器部具有地址寄存器，所述地址寄存器對經由所述總線控制器接口而被讀出或寫入的數據的地址信息進行存儲，所述地址寄存器的地址信息經由所述總線控制器接口而由所述主處理器寫入。根據此種方式，能夠根據存儲於地址寄存器中的地址信息，來實施對所需數據的讀出或寫入。另外，能夠在副處理器的執行處理開始之前，通過主處理器而對地址信息進行寫入。另外，在本發明的一種方式中，也可以採用如下結構，S卩，在所述副處理器用程序的處理結束命令已被解碼時，輸出處理完成信號。根據此種方式，能夠將副處理器的執行處理已結束的信息通知主處理器。另外，當在副處理器的執行處理中停止了向主處理器的時鐘供給時，能夠通過處理完成信號而再次開始時鐘供給。另外，在本發明的一種方式中，也可以採用如下結構，S卩，所述寄存器部具有控制寄存器，所述控制寄存器包括表示所述副處理器處於處理中的運行位，在所述處理完成信號被輸出時，所述運行位被清除。根據此種方式，能夠在I被設定到控制寄存器的運行位時，表示副處理器處於執行處理中，而在運行位被設定為0時，表示副處理器已結束了執行處理。另外，在本發明的一種方式中，也可以採用如下結構，S卩，所述寄存器部具有操作參數寄存器，所述運算部在操作參數通過所述主處理器而被寫入到所述操作參數寄存器中時，執行對由所述操作參數所設定的內容的運算處理。根據此種方式，能夠在副處理器的執行處理開始之前，通過由主處理器來寫入操作參數，從而設定與算術右移控制等的運算處理相關的選擇控制的初始值。另外，在本發明的一種方式中，也可以採用如下結構，S卩，所述寄存器部具有操作參數寄存器，所述運算部在操作參數通過所述副處理器用程序的操作參數設定命令而被寫入到所述操作參數寄存器中時，執行對由所述操作參數所設定的內容的運算處理。根據此種方式，能夠通過根據副處理器用程序中所記述的命令來寫入操作參數，從而靈活地執行與算術右移控制等的運算處理相關的選擇控制。本發明的其它方式涉及一種集成電路裝置，其特徵在於，包括上文所述的副處理器；與所述副處理器及所述主處理器相連接的所述總線控制器，其中，所述總線控制器實施存儲有所述主處理器用程序及所述副處理器用程序的存儲器、所述主處理器和所述副處理器之間的總線控制。根據本發明的其它方式，由於副處理器能夠自主地執行作為目標的數據處理，因而在副處理器的執行處理中，主處理器能夠並行地執行與上述處理無直接依存關係的處理。其結果為，能夠高速執行數據處理。
另外，在本發明的其它方式中，也可以採用如下結構，S卩，包括所述主處理器。另外，在本發明的其它方式中，也可以採用如下結構，S卩，包括時鐘生成電路，所述時鐘生成電路在處理開始指令被執行之後，停止向所述主處理器的時鐘供給，並在所述副處理器的處理完成之後，再次開始向所述主處理器的時鐘供給。根據此種方式，由於在副處理器的處理執行中，主處理器也可以不進行動作，因此，能夠暫停主處理器的動作，所以能夠降低數據處理裝置(集成電路裝置)的功耗。本發明的其它方式涉及一種電子設備，其特徵在於，包括上文所述的集成電路裝置。
圖I為數據處理裝置的基本的結構例。圖2為副處理器的結構例。圖3為副處理器的基本動作的流程圖。圖4為用於對副處理器的動作進行說明的圖。圖5為用於對副處理器的動作進行說明的圖。圖6為用於對副處理器的動作進行說明的圖。圖7為命令碼的一個示例。圖8 (A)、圖8 (B)為寄存器的位結構的一個示例。圖9為數據處理裝置的改變例。圖10為電子設備的一個示例。
具體實施例方式以下，對本發明的優選實施方式進行詳細說明。另外，以下所說明的本實施方式，並非用於對權利要求的範圍所記載的本發明的內容進行不合理的限定，在本實施方式中所說明的全部結構，不一定都是作為本發明的解決方式所必須的結構。I.數據處理裝置的基本的結構例圖I圖示了本實施方式的數據處理裝置(集成電路裝置)的基本的結構例。圖I所示的數據處理裝置(集成電路裝置)200是一種主處理器210和副處理器100協同工作以實施數據處理的系統，其包括副處理器100、主處理器210、總線控制器220及存儲器230。並且，數據處理裝置200並不限定於圖I的結構，其可以實施省略其結構要素中的一部分、或置換成其它的結構要素、或追加其它的結構要素等的各種改變。例如，也可以使數據處理裝置(集成電路裝置)200中不包括主處理器210，而將主處理器210設為外部的集成電路
>J-U裝直。副處理器100 (子處理器)從存儲於存儲器230中的副處理器用程序250中獲取命令，並對所獲取的命令進行解碼，且執行作為目標的數據處理。在副處理器用程序250中，記述有用於執行作為目標的數據處理的命令。總線控制器220與副處理器100及主處理器210相連接，並實施存儲器230、主處理器210、副處理器100之間的總線控制。根據圖I所示的數據處理裝置，在副處理器100從主處理器210接收到處理開始指令時，副處理器100能夠在不經由主處理器210的條件下自主地執行數據處理。即，副處理器100經由總線控制器220，而從副處理器用程序250獲取命令，並對所獲取的命令進行解碼，且實施作為目標的數據處理。副處理器100能夠經由總線控制器220，而從存儲器230中讀出處理所需的數據，並將運算結果寫入到存儲器230中。能夠實現自主的執行處理是因為，如後文所述副處理器100具有總線控制器接口 150的緣故。如以上說明中所述，根據本實施方式的數據處理裝置(集成電路裝置)200，由於副處理器100能夠自主地執行作為目標的數據處理，因而在副處理器100的執行處理中，主處理器210能夠並行地實施與上述處理無直接依存關係的處理。其結果為，能夠高速地執行數據處理。另外，由於在副處理器100的執行處理中，在不需要主處理器210的處理的情況下能夠暫停主處理器210的動作，因而能夠降低數據處理裝置(集成電路裝置)200的功耗。並且，雖然在圖I中，存儲器230被包括在數據處理裝置(集成電路裝置)200中，但是，並非必須將存儲器230設置在數據處理裝置(集成電路裝置)200的內部。存儲器230也可以位於數據處理裝置(集成電路裝置)200的外部。2.副處理器的結構例在圖2中圖示了本實施方式的副處理器100的結構例。圖2所示的副處理器100包括總線控制器接口 150、寄存器部130、命令解碼部140及運算部160。而且，總線控制器接口 150包括主接口 110、命令獲取部120及數據接口。數據接口包括X總線讀出部170、Y總線讀出部180、Z總線寫入部190。並且，運算部160、X總線讀出部170、Y總線讀出部180及Z總線寫入部190構成了運算線路部。並且，本實施方式的副處理器100並不限定於圖2的結構，其可以實施省略其結構要素中的一部分、或置換成其它的結構要素、或追加其它的結構要素等的各種改變。例如，如圖2所示，總線控制器接口 150由主接口 110、命令獲取部120、X總線讀出部170、Y總線讀出部180及Z總線寫入部190構成的結構，並不是必須的必要條件。也可以不設置獨立的主接口 110，而是使其它的四個結構要素中的某一個具有主接口的功能，以代替所述主接n 110。總線控制器接口 150實施與總線控制器220之間的接口處理。具體而言，實施用於連接副處理器100和總線控制器220的接口處理。總線控制器接口 150包括實施與主處理器210之間的接口處理的主接口 110。具體而言，主接口 110實施接口處理，該接口處理用於使主處理器210將寄存器值寫入到寄存器部130中、或從寄存器部130中讀出寄存器值。另外，總線控制器接口 150包括用於實施數據的讀出或寫入的數據接口，其中，所述數據是用於執行命令的數據。具體而言，數據接口包括X總線讀出部170、Y總線讀出部180、Z總線寫入部190，並且X總線讀出部170及Y總線讀出部180實施數據的讀出，Z總線寫入部190實施數據的寫入。命令獲取部120 (程序接口)獲取副處理器用程序250的命令，命令解碼部140對獲取的命令進行解碼。運算部160根據解碼結果來實施命令的執行處理。寄存器部130包括控制寄存器CTL、程序計數器PC、地址寄存器AO A3、數據寄存器DO、Dl、累加寄存器ACC及操作參數寄存器0PR。而且，寄存器部130的寄存器結構並不限定於此。控制寄存器CTL具有，與副處理器100的執行處理的開始、停止及中斷信號的傳送等的控制相關聯的位。程序計數器PC對存儲有副處理器用程序250的地址(程序計數器值)進行存儲。地址寄存器AO A3對經由數據接口而被讀出或寫入的數據的地址信息進行存儲。處理所需的數據經由主接口 110(廣義上為總線控制器接口 150)而被寫入到數據寄存器D0、D1中。累加寄存器ACC用於暫時存儲運算部160中的運算的中途結果。操作參數寄存器OPR對用於實施運算處理中的各種選擇控制的操作參數進行存儲。圖3為用於對副處理器100的基本動作進行說明的流程圖。另外，圖4 圖6為對副處理器100的基本動作進行說明的框圖。以下，使用圖3 圖6，對副處理器100的動作的各個步驟SI S7進行說明。首先，在步驟SI中，如圖4中的BI所示，主處理器210經由主接口 110(廣義上為總線控制器接口 150)，而將表示副處理器用程序250的存儲位置的地址(程序計數器值)設定到程序計數器PC中。具體而言，主處理器210將程序計數器PC的寄存器地址及程序計數器值與寫入控制信號一起提供給主接口 110，且主接口 110將上述程序計數器值設定
到程序計數器PC中。接下來，在步驟S2中，如圖4中的B2所示，主處理器210經由主接口 110(廣義上為總線控制器接口 150)，而對地址寄存器AO A3所需的地址信息進行設定。該地址信息為，表示副處理器100所處理的輸入數據的所在位置的地址、以及表示輸出數據的存儲位置的地址。而且，根據需要，主處理器210將副處理器100實施的數據處理所需的數據設定到數據寄存器DO、Dl中。接下來，在步驟S3中，如圖4中的B3所示，主處理器210發出處理開始指令。具體而言，主處理器210經由主接口 110 (廣義上為總線控制器接口 150)，而將I寫入到控制寄存器CTL的運行位(Run Bit)中。接下來，在步驟S4中，如圖5中的B4所示，副處理器100獲取副處理器用程序250的命令，並對所獲取的命令進行解碼，且開始執行處理。具體而言，命令獲取部120將程序計數器值作為命令地址而向總線控制器220輸出，並且從總線控制器220接收並獲取命令碼。同時，將程序計數器值更新為下一個命令地址。而且，命令解碼部140對命令碼進行解碼，從而生成所需的控制信號，並對運算部160進行控制。運算線路部例如以如下方式實施運算處理。X總線讀出部170及Y總線讀出部180根據從命令解碼部140提供的控制信號，而從由命令碼所指定的地址寄存器AO A3所示的地址(存儲器230上的地址)中讀出數據，並提供給運算部160。運算部160進行基於命令碼的運算，並將結果輸出到Z總線寫入部190。Z總線寫入部190向由命令碼所指定的地址寄存器AO A3所示的地址(存儲器230上的地址)寫入運算結果。在副處理器100正在執行處理的期間內，I被設定到控制寄存器CTL的運行位(RunBit)中。即，被設定到運行位(Run Bit)的I表示副處理器100處於執行處理中。接下來，在步驟S5中，如圖6中的B5所示，副處理器100獲取處理結束命令並進行解碼。處理結束命令為例如EXIT命令等，且如圖6中的B6所示，為副處理器用程序250中所記述的命令(例如副處理器用程序250的程序處理結束的步驟中所記述的命令)。當獲取該命令時，副處理器100結束運算處理。接下來，在步驟S6中，如圖6中的B7所示，副處理器100清除控制寄存器CTL的預定的位(運行位)，即，寫入O。
接下來，在步驟S7中，如圖6中的B8所示，副處理器100輸出處理完成信號。具體而言，當副處理器100獲取處理結束命令時，將I設定到控制寄存器CTL的IRQ位(中斷請求位)。當I被設定到IRQ位時，處理完成信號將被輸出。以此方式，由於具有命令獲取部120 (廣義上為總線控制器接口 150)及數據接口(廣義上為總線控制器接口 150)，因此副處理器100能夠自主地執行數據處理。如以上說明所述，在本實施方式中設置有，用於經由總線控制器220等而實施與主處理器210之間的接口處理的主接口 110(廣義上為總線控制器接口 150)。S卩，設置了通常不被設置在這種副處理器中的主接口 110。而且，經由該主接口 110，而將表示副處理器用程序的存儲位置的程序計數器值、和副處理器的處理開始指令寫入到寄存器部130中。因此，副處理器100在主處理器210發出了處理開始指令之後，能夠自主地從程序計數器PC所指示的地址(程序計數器值)裝入副處理器用程序250，並執行作為目標的數據處理。另
夕卜，能夠自主地從由命令碼所指定的地址寄存器所示的地址中讀出數據、或將數據寫入到該地址中。以此方式，由於本實施方式的副處理器100能夠在不經由主處理器210的條件下自主地執行作為目標的數據處理，因而在副處理器100的執行處理中，主處理器210能夠實施與上述處理無直接依存關係的處理。其結果為，能夠高速地執行數據處理。另外，由於在副處理器100的執行處理中，在不需要主處理器210的處理的情況下能夠暫停主處理器210的動作，因而能夠降低數據處理裝置(集成電路裝置)200的功耗。即，在本實施方式中，通過將總線控制器接口 150設置在副處理器100中，從而能夠實現由副處理器100進行的、自主的數據處理和低功耗化等。3.命令碼的結構例在圖7中圖示了本實施方式的副處理器100的命令碼的一個示例。例如，加法、減法、乘法等的運算命令碼具有圖7所示的結構。操作碼OPC表示運算的種類，操作數表示數據的輸入輸出方法。而且如圖7所示，操作數由欄位XS、YS、ZS以及欄位XDP、YDP、ZDP構成，其中，所述欄位XS、YS、ZS對用於數據的輸入輸出的地址寄存器進行指定，所述欄位XDP、YDP、ZDP對用於訪問後更新上述地址寄存器的位移進行指定。具體而言，欄位XS、YS各自對X總線讀出部170及Y總線讀出部180從存儲器230讀出數據時存儲了存儲器上的地址的、地址寄存器AO A3進行指定。欄位ZS對存儲了 Z總線寫入部190寫入運算結果的位置在存儲器上的地址的、地址寄存器AO A3進行指定。另外，操作數欄位不僅能夠從存儲器230輸入輸出數據，還能夠指定輸入數據以作為立即值，或對寄存器部130的數據寄存器DO、Dl進行指定。4.寄存器的結構例在圖8(A)、圖8(B)中圖示了本實施方式的副處理器100的寄存器的位結構的一個示例。圖8 (A)圖示了控制寄存器CTL的結構，圖8 (B)圖示了操作參數寄存器OPR的結構。如圖8(A)所示，控制寄存器CTL包括運行位(Run Bit)及IRQ位(中斷請求位)。如上所述，通過主處理器210經由主接口 110而將I寫入到控制寄存器CTL的運行位(RunBit)中，從而開始副處理器100的執行處理。而且，在處理執行中，I被設定到運行位(RunBit)中。另外，當副處理器100獲取處理結束命令時，則將I設定到IRQ位(中斷請求位)中。當I被設定到IRQ位時，處理完成信號將被輸出。如圖8(B)所示，操作參數寄存器OPR對用於進行運算處理中的各種選擇控制的操作參數進行存儲。例如，算術右移控制對將運算結果寫入到存儲器時的算術右移進行控制。飽和處理控制對將運算結果寫入到存儲器時的飽和處理(限幅)進行控制。附帶條件的存儲器寫入控制對伴隨條件判斷的存儲器寫入進行控制。這些操作參數經由例如主接口 110 (廣義上為總線控制器接口 150)而被主處理器210寫入。或者，通過副處理器用程序250的操作參數設定命令而被寫入。S卩，通過副處理器用程序250中所記述的操作參數設定命令，從而能夠改變操作參數的內容。如以上說明所述，在本實施方式的副處理器100中，由於設置了主接口 110，因而能夠經由該主接口 Iio而設定操作參數的例如初始值等。而且，通過副處理器用程序250中所記述的操作參數設定命令，能夠隨時改變操作參數的內容。由此，能夠實現利用操作參數而進行的靈活的選擇控制。5.數據處理裝置的改變例圖9圖示了本實施方式的數據處理裝置(集成電路裝置)的改變例。圖9的數據處理裝置(集成電路裝置)200在圖I所示的結構要素的基礎上，還包括時鐘生成電路260。如上所述，本實施方式的副處理器100能夠在不經由主處理器210的條件下而自主地執行作為目標的數據處理。因此，在副處理器100正在執行數據處理的期間內，主處理器210能夠暫停動作。而且，只需在副處理器100的處理完成後，主處理器210再次開始動作即可。具體而言，在主處理器210經由主接口 110 (廣義上為總線控制器接口 150)而向副處理器100發出處理開始指令後，副處理器100將自主地動作，並執行數據處理。因此，在該副處理器100的數據處理期間內，當不需要主處理器210的動作時，通過由主處理器210發出暫停命令(HALT命令)等，以使來自時鐘生成電路260的時鐘供給停止，從而主處理器210能夠使自己的動作暫停。通過這種方式，由於在數據處理期間內，主處理器210暫停，而只有副處理器100進行動作，因而能夠防止無謂的電功率被主處理器210所消耗的事態。另一方面，在數據處理完成後，由於主處理器210處於暫停狀態，因而無法接收來自副處理器100的處理完成信號。因此，副處理器100並不對主處理器210輸出處理完成信號，而是對時鐘生成電路260輸出處理完成信號，接收到該處理完成信號的時鐘生成電路260再次開始對主處理器210的時鐘供給。通過這種方式,被再次開始時鐘供給的主處理器210能夠再次開始動作，從而能夠執行例如利用了副處理器100的數據處理的結果的運算處理等。通過採用此種方式，由於能夠在副處理器100的處理執行中暫停主處理器210的動作，因而能夠降低數據處理裝置(集成電路裝置)200的功耗。6.電子設備圖10圖示了包括本實施方式的數據處理裝置(集成電路裝置)在內的電子設備的一個示例。圖10的電子設備400包括傳感器310、檢測電路320、A/D轉換器330及處理部340。處理部340通過作為本實施方式的數據處理裝置的集成電路裝置200而實現。並且，也可以將檢測電路320和A/D轉換器330裝入集成電路裝置200，從而形成一個晶片的結構。
電子設備400為例如脈搏計、計步器、數位相機等。傳感器310為陀螺傳感器、力口速度傳感器、光傳感器、壓力傳感器等，並採用了對應於電子設備400的用途的傳感器。檢測電路320對來自傳感器310的輸出信號(傳感器信號)進行放大，並通過過濾器而去除噪聲。A/D轉換器330將被放大了的信號轉換成數位訊號，並向處理部340輸出。處理部340對來自A/D轉換器330的數位訊號執行所需的數位訊號處理。另外，也可以實施檢測電路320的增益控制等。在此，作為由處理部340所實施的數位訊號處理，可以假設為例如傅立葉變換等的處理。由於來自傳感器310的傳感器信號一般為微小振幅的信號，因而為了從傳感器信號中抽出所需信號，檢測電路320需要在噪聲較少的環境中進行所需信號的檢測動作。另一方面，為了從微小振幅的傳感器信號中抽出所需信號，需要實施例如高速傅立葉變換等處理負荷較高的數據處理。關於該點，在本實施方式中，能夠通過運算處理能力較高的副處理器100，而高速執行用於從微小振幅的傳感器信號中抽出所需信號的、處理負荷較高的數據處理。而且，此時，如圖9所示，通過使主處理器210處於暫停狀態，從而還能夠防止來自主處理器210的噪聲對檢測電路320造成負面影響的狀況。另外，為了使脈搏計、計步器等的電子設備400僅利用來自電池的電源而進行長時間動作，從而需要抑制無謂的電功率的消耗。關於該點，在本實施方式中，由於能夠在副處理器100的動作中使主處理器210處於暫停狀態，或者，相反地能夠在主處理器210的動作中使副處理器100處於暫停狀態，因而能夠抑制無謂的電功率的消耗，從而能夠使電池驅動的電子設備400長時間動作。另外，雖然如上所述，對本實施方式進行了詳細說明，但是可以在實質上不脫離本發明的新內容和效果的條件下，進行多種多樣的改變，這對於本領域技術人員來說是顯而易見的。因此，這種改變例也均包含在本發明的範圍內。例如，在說明書或附圖中，至少一次與更加廣義或同義的不同用語一起被記載的用語，在說明書或附圖中的任何位置，均能夠替換成該不同用語。另外，副處理器、集成電路裝置及電子設備的結構、動作也不限定於本實施方式中所說明的內容，而是可以進行各種改變。符號說明100 副處理器；110 主接口 ；120 命令獲取部；130 寄存器部；140 命令解碼部；150 總線控制器接口 ；160 運算部；170 X總線讀出部；180 Y總線讀出部；190 Z總線寫入部；200 數據處理裝置(集成電路裝置);210 主處理器；
220 總線控制器；230 存儲器；240 主處理器用程序；250 副處理器用程序；260 時鐘生成電路；270 數據；310 傳感器；320 檢測電路；330 A/D 轉換器；340 處理部；400 電子設備。
權利要求
1.一種副處理器，其特徵在於， 其經由總線控制器而與主處理器相連接， 且包括 命令獲取部，其獲取副處理器用程序命令； 寄存器部； 命令解碼部，其對所述副處理器程序命令進行解碼； 運算部，其根據所述解碼部的輸出而實施命令的執行處理， 其中，所述主處理器將表示所述副處理器用程序的存儲位置的程序計數器值、及副處理器的處理開始指令設定到所述寄存器部中， 所述命令獲取部獲取由所述程序計數器值所指定的第一命令， 所述命令解碼部對所述第一命令進行解碼， 所述運算部實施所述命令的執行處理。
2.如權利要求I所述的副處理器，其特徵在於， 包括實施與所述總線控制器之間的接口處理的總線控制器接口。
3.如權利要求2所述的副處理器，其特徵在於， 所述總線控制器接口包括實施與所述主處理器之間的接口處理的主接口。
4.如權利要求2或3所述的副處理器，其特徵在於， 所述總線控制器接口包括用於實施數據的讀出或寫入的數據接口，所述數據為用於執行命令的數據。
5.如權利要求2或3所述的副處理器，其特徵在於， 所述寄存器部具有數據寄存器， 所述運算部根據經由所述總線控制器接口而被寫入到所述數據寄存器中的數據和所述命令解碼部的輸出，來實施命令的執行處理。
6.如權利要求2所述的副處理器，其特徵在於， 所述寄存器部具有地址寄存器，所述地址寄存器對經由所述總線控制器接口而被讀出或寫入的數據的地址信息進行存儲， 所述地址寄存器的地址信息經由所述總線控制器接口，而由所述主處理器寫入。
7.如權利要求I所述的副處理器，其特徵在於， 在所述副處理器用程序的處理結束命令已被解碼時，輸出處理完成信號。
8.如權利要求7所述的副處理器，其特徵在於， 所述寄存器部具有控制寄存器，所述控制寄存器包括表示所述副處理器處於處理中的運行位， 當所述處理完成信號被輸出時，所述運行位被清除。
9.如權利要求I所述的副處理器，其特徵在於， 所述寄存器部具有操作參數寄存器， 所述運算部在操作參數通過所述主處理器而被寫入到所述操作參數寄存器中時，執行對由所述操作參數所設定的內容的運算處理。
10.如權利要求I所述的副處理器，其特徵在於， 所述寄存器部具有操作參數寄存器，所述運算部在操作參數通過所述副處理器用程序的操作參數設定命令而被寫入到所述操作參數寄存器中時，執行對由所述操作參數所設定的內容的運算處理。
11.一種集成電路裝置，其特徵在於， 包括 權利要求I所述的副處理器； 與所述副處理器及所述主處理器相連接的所述總線控制器， 其中，所述總線控制器實施存儲有所述主處理器用程序及所述副處理器用程序的存儲器、所述主處理器和所述副處理器之間的總線控制。
12.如權利要求11所述的集成電路裝置，其特徵在於， 包括所述主處理器。
13.如權利要求11所述的集成電路裝置，其特徵在於， 包括時鐘生成電路， 所述時鐘生成電路在處理開始指令被執行之後，停止向所述主處理器的時鐘供給，並在所述副處理器的處理完成之後，再次開始向所述主處理器的時鐘供給。
14.如權利要求12所述的集成電路裝置，其特徵在於， 包括時鐘生成電路， 所述時鐘生成電路在處理開始指令被執行之後，停止向所述主處理器的時鐘供給，並在所述副處理器的處理完成之後，再次開始向所述主處理器的時鐘供給。
15.—種電子設備,其特徵在於， 包括權利要求11至14中任一項所述的集成電路裝置。
全文摘要
本發明能夠提供可有效地實施數據處理的副處理器、集成電路裝置及電子設備等。副處理器(100)經由總線控制器(220)而與主處理器(210)相連接，且包括命令獲取部(120)，其用於獲取副處理器用程序(250)的命令；寄存器部(130)；命令解碼部(140)，其對命令進行解碼；運算部(160)，其實施命令的執行處理，其中，主處理器(210)經由總線控制器(220)而將表示副處理器用程序(250)的存儲位置的程序計數器值、及副處理器(100)的處理開始指令設定到寄存器部(130)中，命令獲取部(120)獲取由程序計數器值所指定的命令，命令解碼部(140)對命令進行解碼，運算部(160)實施命令的執行處理。
文檔編號G06F9/38GK102804136SQ20108002775
公開日2012年11月28日 申請日期2010年6月10日 優先權日2009年6月23日
發明者磯村政一 申請人:精工愛普生株式會社