佔空因數校正電路的製作方法
2023-09-24 01:55:15 1
專利名稱：佔空因數校正電路的製作方法
技術領域：
本發明涉及一種用於產生數位訊號的電路，具體地說，本發明涉及一種用於產生具有50％佔空因數的信號的裝置。
背景技術：
通常，諸如模數轉換器(ADC)或雙數據速率(DDR)SDRAM的高速設備使用時鐘信號的上升沿和下降沿兩者。當使用時鐘信號的上升沿和下降沿兩者時，應當保持時鐘信號50％的佔空因數，以保證系統足夠的設計餘量。已經開發了多種用於產生具有50％佔空因數的時鐘信號的電路，每一種都包括時鐘產生電路和時鐘驅動電路。但是，由於連接到時鐘產生電路的時鐘驅動電路的上拉電路和下拉電路的失配，由時鐘產生電路產生的時鐘信號的50％佔空因數可能改變。為此，為了穩定地產生具有50％佔空因數的時鐘，在這些傳統的系統中需要一種佔空因數校正電路。
圖1是傳統佔空因數校正電路的電路圖。
參看圖1，該佔空因數校正電路可以是包括兩個功能塊的模擬電路。第一功能塊10執行校正功能，第二功能塊20充當控制電壓發生器。
圖2是圖1所示的第一功能塊10的電路圖。
圖3是圖1所示的第二功能塊20的電路圖。
第二功能塊20產生作為控制電壓的差動模擬偏移電壓Vc和Vc』，其是差動時鐘信號Cc和Cc』的時鐘佔空因數之間的差。第一功能塊10使用作為控制電壓並存儲在電容器C1和C2中的差動模擬偏移電壓Vc和Vc』來校正輸入時鐘信號Ci和Ci』的佔空因數。
在圖2和3中，Z1到Z4表示阻抗。
如在圖1到圖3中所看到的，由於用於產生具有50％佔空因數的時鐘信號的傳統佔空因數校正電路包括很多器件，所以功耗很高並且需要很大面積。
發明內容
本發明提供一種包括用於產生具有50％佔空因數的信號的最小構件的緊湊型佔空因數校正電路。
根據本發明的一個方面，提供了一種包括存儲元件和校正電路的佔空因數校正電路。存儲元件響應時鐘信號和反饋信號而產生輸出信號。校正電路響應存儲元件的輸出信號而輸出所述反饋信號。
在一個實施例中，存儲元件是響應時鐘信號的上升沿而激活所述輸出信號並響應所述反饋信號而復位該輸出信號的觸發器。
在一個實施例中，所述存儲元件具有被施加有DC電壓的輸入端、被施加有時鐘信號的時鐘端和被施加有所述反饋信號的復位端。
在一個實施例中，所述校正電路包括電阻器和電容器。該電阻器被連接在存儲元件的輸出端與用以輸出所述反饋信號的節點之間。電容器被連接在用以輸出所述反饋信號的所述節點與電源之間。
在一個實施例中，根據時鐘信號的頻率設置電阻器的電阻和電容器的電容。該電阻器的電阻和電容器的電容可以是可變的。
通過下面結合附圖對本發明最佳方面的更加詳細的描述，本發明的前述和其它目的、特性和優點將會變得更加明顯，如在不同的附圖中所示，相同的附圖標記指向相同的部件。所述附圖並不需要按照比例、重點繪製，而是根據本發明的原理繪製的。
圖1是傳統佔空因數校正電路的電路圖。
圖2是圖1所示的第一功能塊的電路圖。
圖3是圖1所示的第二功能塊的電路圖。
圖4是根據本發明實施例的佔空因數校正電路的電路圖。
圖5是圖4所示的佔空因數校正電路的信號圖。
圖6是當具有10％佔空因數的10MHz輸入信號是輸入到圖4所示的佔空因數校正電路時反饋電壓對時間的信號。
圖7是當具有10％佔空因數的20MHz輸入信號是輸入到圖4所示的佔空因數校正電路時反饋電壓對時間的信號。
具體實施例方式
圖4是根據本發明實施例的佔空因數校正電路的電路圖。
參看圖4，該佔空因數校正電路包括存儲元件410和校正電路430。
存儲元件410響應時鐘信號和反饋信號而操作。如果存儲元件410是觸發器，則時鐘信號被輸入給觸發器410的時鐘端C，恆壓VCC被施加到觸發器410的輸入端D，和反饋信號被輸入給觸發器410的復位端Re。
校正電路430包括串聯連接的電阻器R和電容器C。
電阻器R被連接在電容器C與觸發器410的輸出端Q之間。電阻器R和電容器C的公共節點被連接到觸發器410的復位端Re。
圖5是圖4中所示的佔空因數校正電路的信號圖。
參看圖4和5，通過在時鐘輸入信號的上升沿處取樣施加到輸入端D的電壓而獲得的電壓被作為時鐘輸出信號輸出。校正電路430根據該時鐘輸出信號產生反饋信號，並將該反饋信號提供給觸發器410的復位端Re。
由於校正電路430的電阻器R和電容器C響應所述時鐘輸出信號，所以，反饋信號的電壓是變化的。即，時鐘輸出信號的電壓以與電阻器R的電阻和電容器C的電容成比例的速率向電容器C充電。存儲在電容器C中的電壓是所述反饋信號的電壓。
如果反饋信號的電壓達到觸發器410的復位端Re的邏輯閾值電壓，則存儲元件410的時鐘輸出信號變換為低狀態。然後，存儲在電容元件C中的電荷被放電，藉此，減小所述反饋信號的電壓。
重複上述處理，從而所述反饋信號變成穩定的鋸齒波，並且時鐘輸出信號變成具有50％佔空因數的信號。
這裡，電阻器R和電容器C的電阻和電容是根據所述時鐘輸入信號的頻率設置的。
圖6是當具有10％佔空因數的10MHz輸入信號被輸入到圖4所示的佔空因數校正電路並施加到觸發器410的時鐘端C的時鐘時反饋電壓對時間的曲線。
圖7是當具有10％佔空因數的20MHz輸入信號被輸入到圖4所示的佔空因數校正電路並施加到觸發器410的時鐘端C的時鐘時反饋電壓對時間的曲線。
參看圖6和7，虛線的矩形信號表示時鐘輸出信號的電壓，和實線的鋸齒信號表示反饋信號的電壓。
圖6和7示出了當SPICE被用做電路仿真器並且電阻器R的電阻以及電容器C的電容固定時為實現50％佔空因數的信號的飽和時間。如在圖6和7中所看到的，當時鐘輸入信號的頻率增加時，該飽和時間減少。
在根據本發明的佔空因數校正電路中，可以改變電阻器R的電阻和電容器C的電容，以實現寬範圍的輸入頻率。
如上所述，與使用模擬方法的傳統佔空因數校正電路相比，根據本發明的佔空因數校正電路佔據半導體器件內的較小面積並明顯降低了功耗。
儘管已經參照範例性實施例特別示出和描述了本發明，但本領域普通技術人員應當理解，在不脫離所附權利要求定義的本發明的精神和範圍的情況下，可以在形式和細節上做出各種修改。
權利要求
1.一種佔空因數校正電路，包括存儲元件，用於響應時鐘信號和反饋信號而產生輸出信號；和校正電路，用於響應存儲元件的輸出信號而輸出所述反饋信號。
2.如權利要求1所述的電路，其中，所述存儲元件是觸發器，該觸發器響應時鐘信號的上升沿而激活輸出信號，並響應反饋信號而復位該輸出信號。
3.如權利要求1所述的電路，其中，所述存儲元件具有被施加有直流電壓的輸入端、被施加有時鐘信號的時鐘端、和被施加有反饋信號的復位端。
4.如權利要求1所述的電路，其中，所述校正電路包括在存儲元件的輸出端與輸出反饋信號的節點之間連接的電阻器；和在輸出反饋信號的節點與電源之間連接的電容器。
5.如權利要求4所述的電路，其中，所述電阻器的電阻和所述電容器的電容是根據所述時鐘信號的頻率設置的。
6.如權利要求5所述的電路，其中，所述電阻器的電阻和所述電容器的電容是可變的。
全文摘要
提供了一種包括用於產生具有50％佔空因數的信號的最小構件的緊湊型佔空因數校正電路。該佔空因數校正電路包括存儲元件和校正電路。存儲元件響應時鐘信號和反饋信號而產生輸出信號。校正電路包括電阻器和電容器，並響應存儲元件的輸出信號而輸出反饋信號。
文檔編號H03K3/00GK1780144SQ20051012485
公開日2006年5月31日 申請日期2005年11月23日 優先權日2004年11月26日
發明者李憲洙, 李炳勳 申請人:三星電子株式會社