高壓靜電保護器件的製作方法
2023-12-02 22:39:51
專利名稱：高壓靜電保護器件的製作方法
技術領域：
本發明涉及半導體靜電保護技術，特別涉及高壓靜電保護器件。
背景技術：
作為靜電保護器件，矽控整流器(SCR)比金屬-氧化物-半導體場效應管 (MOSFET)有著更強的靜電洩放能力，一般矽控整流器的靜電洩放能力是MOSFET的5 7 倍。圖1所示為現有高觸發電壓矽控整流器的剖面結構示意圖。在圖1中，P+/高壓N阱 /高壓P阱形成的寄生PNP管的集電極同時也是N+/高壓P阱/高壓N阱形成的寄生NPN 管的基極；同樣，N+/高壓P阱/高壓N阱形成的寄生NPN管的集電極也是P+/高壓N阱/ 高壓P阱形成的寄生PNP管的基極。圖1中的寄生NPN和PNP管組成的等效電路如圖2所示。從圖1和圖2中可以看出，由P+/高壓N阱/高壓P阱形成的寄生PNP管和N+/高壓 P阱/高壓N阱形成的寄生NPN管共同組成的矽控整流器的觸發電壓為高壓N阱/高壓P 阱的反向擊穿電壓。通常高壓N阱/高壓P阱結的反向擊穿電壓比較高，因此，這種結構的應用受到了很大的限制。另外，由於矽控整流器本身開啟後寄生NPN和PNP相互實現電流放大的正反饋，導致其導通電阻很低，放大倍數很大，發生驟回後的維持電壓就會很低，一般在2 5V之間。而高壓電路的正常工作電壓遠遠在此之上，因此使用矽控整流器做高壓靜電保護電路，也易引發閂鎖效應，且不易恢復。
發明內容
本發明要解決的技術問題是，既能有效地調節高壓靜電保護器件的靜電保護的觸發電壓，又能提高高壓靜電保護器件開啟後的驟回維持電壓。為解決上述技術問題，本發明提供了一種高壓靜電保護器件，包括一矽控整流器、 一第一 PNP管，所述矽控整流器、第一 PNP管形成在矽襯底的P型外延上；所述控整流器包括第一高壓P阱、第二高壓N阱；所述第一高壓P阱、第二高壓N 阱相鄰接；所述第一高壓P阱中形成有第一 N+擴散區和第一 P+擴散區；所述第二高壓N阱中形成有第二 N+擴散區和第二 P+擴散區；所述第一 PNP管包括一 N型埋層，所述N型埋層中形成有一低壓N阱，所述低壓N 阱中形成有所述第一 PNP管的基極、發射極、集電極；所述第一 PNP管的基極、發射極短接；所述第一 PNP管的集電極同所述第二 N+擴散區和第二 P+擴散區短接；所述第一 N+擴散區和第一 P+擴散區短接，用作接地端。所述高壓靜電保護器件還可以包括第二 PNP管，所述矽控整流器、第一 PNP管、第二 PNP管形成在矽襯底的P型外延上，所述第二 PNP管與所述第一 PNP管同結構；所述第二 PNP管的基極、發射極短接；所述第二 PNP管的集電極同所述第一 PNP管的基極、發射極短接。
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所述高壓靜電保護器件，還可以包括一第二 PMOS管，所述矽控整流器、第一 PNP 管、第二 PMOS管形成在矽襯底的P型外延上，所述第二 PMOS管包括一 N型埋層，所述N型埋層中形成有一低壓N阱，所述低壓 N阱中形成有所述第二 PMOS管的柵極、源極、漏極；所述第二 PMOS管的柵極、源極及N型埋層短接；所述第二 PMOS管的漏極同所述第一 PNP管的基極、發射極短接。所述矽控整流器、第一 PNP管之間的矽襯底的P型外延上形成有隔離高壓P阱，所述隔離高壓P阱將所述矽控整流器同所述第一 PNP管隔離。所述隔離高壓P阱一端同所述矽控整流器的第二高壓N阱相鄰接，另一端同所述第一 PNP管的N型埋層相鄰接，將所述矽控整流器同所述第一 PNP管隔離。為解決上述技術問題，本發明還提供了一種高壓靜電保護器件，包括一矽控整流器、一第一 PMOS管，所述矽控整流器、第一 PMOS管形成在矽襯底的P型外延上；所述控整流器包括第一高壓P阱、第二高壓N阱；所述第一高壓P阱、第二高壓N 阱相鄰接；所述第一高壓P阱中形成有第一 N+擴散區和第一 P+擴散區；所述第二高壓N阱中形成有第二 N+擴散區和第二 P+擴散區；所述第一 PMOS管包括一 N型埋層，所述N型埋層中形成有一低壓N講，所述低壓 N阱中形成有所述第一 PMOS管的柵極、源極、漏極；所述第一 PMOS管的柵極、源極及N型埋層短接；所述第一 PMOS管的漏極同所述第二 N+擴散區和第二 P+擴散區短接；所述第一 N+擴散區和第一 P+擴散區短接，用作接地端。所述高壓靜電保護器件，還可以包括第二 PNP管，所述矽控整流器、第一 PMOS管、 第二 PNP管形成在矽襯底的P型外延上；所述第二 PNP管包括一 N型埋層，所述N型埋層中形成有一低壓N講，所述低壓N 阱中形成有所述第二 PNP管的基極、發射極、集電極；所述第二 PNP管的基極、發射極短接；所述第二 PNP管的集電極同所述第一 PMOS管的柵極、源極及N型埋層短接。所述高壓靜電保護器件，還可以包括一第二 PMOS管，所述矽控整流器、第一 PMOS 管、第二 PMOS管形成在矽襯底的P型外延上，所述第二 PMOS管與所述第一 PMOS管同結構；所述第二 PMOS管的柵極、源極及N型埋層短接；所述第二 PMOS管的漏極同所述第一 PMOS管的柵極、源極及N型埋層短接。所述矽控整流器、第一 PMOS管之間的矽襯底的P型外延上形成有隔離高壓P阱， 所述隔離高壓P阱將所述矽控整流器同所述第一 PMOS管隔離。所述隔離高壓P阱一端同所述矽控整流器的第二高壓N阱相鄰接，另一端同所述第一 PMOS管的N型埋層相鄰接，將所述矽控整流器同所述第一 PMOS管隔離。本發明的高壓靜電保護器件，靜電放電(Electrostatic Discharge)電流會通過各級低壓PNP管或低壓PMOS管和高壓矽控整流器開啟瀉放，本發明的高壓靜電保護器件開啟後的結構整體的驟回維持電壓由各級低壓PNP管或低壓PMOS管和高壓矽控整流器的驟回維持電壓之和決定，高壓矽控整流器本身的最低驟回維持電壓通常在3V左右，低壓PNP管或低壓PMOS管的驟回維持電壓比高壓矽控整流器的驟回維持電壓高了許多，一般在IOV 以上，而因此包括有一級低壓PNP管或低壓PMOS管的本發明的高壓靜電保護器件整體的驟回維持電壓即可在IOV以上，這樣相對於單一的高壓矽控整流器來說，本發明的高壓靜電保護器件的驟回維持電壓提高了許多，從而本發明的高壓靜電保護器件可以有效地降低觸發閂鎖效應的風險。
下面結合附圖及具體實施方式
對本發明作進一步詳細說明。圖1是現有高壓的剖面結構示意圖；圖2是圖1所示高壓矽控整流器的等效電路；圖3是本發明的高壓靜電保護器件第一實施方式剖面結構示意圖；圖4是本發明的高壓靜電保護器件第二實施方式剖面結構示意圖；圖5是本發明的高壓靜電保護器件第三實施方式剖面結構示意圖；圖6是本發明的高壓靜電保護器件第四實施方式剖面結構示意圖；圖7是本發明的高壓靜電保護器件第五實施方式剖面結構示意圖；圖8是本發明的高壓靜電保護器件第六實施方式剖面結構示意圖；圖9是本發明的高壓靜電保護器件第一實施方式的等效電路示意圖；圖10是本發明的高壓靜電保護器件第二實施方式的等效電路示意圖；圖11是本發明的高壓靜電保護器件第三實施方式的等效電路示意圖；圖12是本發明的高壓靜電保護器件第四實施方式的等效電路示意圖；圖13是本發明的高壓靜電保護器件第五實施方式的等效電路示意圖；圖14是本發明的高壓靜電保護器件第六實施方式的等效電路示意圖。
具體實施例方式本發明的高壓靜電保護器件的第一實施方式剖面結構如圖3所示，包括一矽控整流器(SCR)、一第一PNP管，所述矽控整流器、第一PNP管形成在矽襯底的P型外延上；所述矽控整流器、第一 PNP管之間的矽襯底的P型外延上形成有隔離高壓P阱，所述隔離高壓P阱將所述矽控整流器同所述第一 PNP管隔離；所述控整流器包括第一高壓P阱、第二高壓N阱；所述第一高壓P阱、第二高壓N 阱相鄰接；所述第一高壓P阱中形成有第一 N+擴散區和第一 P+擴散區；所述第二高壓N阱中形成有第二 N+擴散區和第二 P+擴散區；所述第一 PNP管包括一 N型埋層，所述N型埋層中形成有一低壓N講，所述低壓N 阱中形成有所述第一 PNP管的基極、發射極、集電極；所述第一 PNP管的基極、發射極短接，用作靜電端；所述第一 PNP管的集電極同所述第二 N+擴散區和第二 P+擴散區短接；所述第一 N+擴散區和第一 P+擴散區短接，用作接地端；所述隔離高壓P阱一端同所述矽控整流器的第二高壓N阱相鄰接，另一端同所述第一 PNP管的N型埋層相鄰接，將所述矽控整流器同所述第一 PNP管隔離。本發明的高壓靜電保護器件的第二實施方式剖面結構如圖4所示，其是在第一實施方式的基礎上，增加一第二 PNP管，所述第二 PNP管與所述第一 PNP管同結構，所述第二 PNP管與所述矽控整流器、第一 PNP管同形成在矽襯底的P型外延上；所述第二 PNP管的基極、發射極短接，用作靜電端；所述第二 PNP管的集電極同所述第一 PNP管的基極、發射極短接。本發明的高壓靜電保護器件的第三實施方式剖面結構如圖5所示，其是在第一實施方式的基礎上，增加一第二 PMOS管，所述第二 PMOS管與所述矽控整流器、第一 PNP管同形成在矽襯底的P型外延上；所述第二 PMOS管包括一 N型埋層，所述N型埋層中形成有一低壓N阱，所述低壓N阱中形成有所述第二 PMOS管的柵極、源極、漏極；所述第二 PMOS管的柵極、源極及N型埋層短接，用作靜電端；所述第二 PMOS管的漏極同所述第一 PNP管的基極、發射極短接。本發明的高壓靜電保護器件的第四實施方式剖面結構如圖6所示，包括一矽控整流器(SCR)、一第一PMOS管，所述矽控整流器、第一PMOS管形成在矽襯底的P型外延上；所述矽控整流器、第一 PMOS管之間的矽襯底的P型外延上形成有隔離高壓P阱， 所述隔離高壓P阱將所述矽控整流器同所述第一 PMOS管隔離；所述控整流器包括第一高壓P阱、第二高壓N阱；所述第一高壓P阱、第二高壓N 阱相鄰接；所述第一高壓P阱中形成有第一 N+擴散區和第一 P+擴散區；所述第二高壓N阱中形成有第二 N+擴散區和第二 P+擴散區；所述第一 PMOS管包括一 N型埋層，所述N型埋層中形成有一低壓N阱，所述低壓 N阱中形成有所述第一 PMOS管的柵極、源極、漏極；所述第一 PMOS管的柵極、源極及N型埋層短接，用作靜電端；所述第一 PMOS管的漏極同所述第二 N+擴散區和第二 P+擴散區短接；所述第一 N+擴散區和第一 P+擴散區短接，用作接地端；所述隔離高壓P阱一端同所述矽控整流器的第二高壓N阱相鄰接，另一端同所述第一 PMOS管的N型埋層相鄰接，將所述矽控整流器同所述第一 PMOS管隔離。本發明的高壓靜電保護器件的第五實施方式剖面結構如圖7所示，其是在第6實施方式的基礎上，增加一第二 PMOS管，所述第二 PMOS管與所述第一 PMOS管同結構，所述第二 PMOS管與所述矽控整流器、第一 PMOS管同形成在矽襯底的P型外延上；所述第二 PMOS 管的柵極、源極及N型埋層短接，用作靜電端；所述第二 PMOS管的漏極同所述第一 PMOS管的柵極、源極及N型埋層短接。本發明的高壓靜電保護器件的第六實施方式剖面結構如圖8所示，其是在第6實施方式的基礎上，增加一第二 PNP管，所述第二 PNP管與所述矽控整流器、第一 PMOS管同形成在矽襯底的P型外延上；所述第二 PNP管包括一 N型埋層，所述N型埋層中形成有一低壓 N講，所述低壓N阱中形成有所述第二 PNP管的基極、發射極、集電極；所述第二 PNP管的基極、發射極短接，用作靜電端；所述第二 PNP管的集電極同所述第一 PMOS管的柵極、源極及 N型埋層短接。
本發明的高壓靜電保護器件，由低壓PNP管或PMOS管和一高壓矽控整流器(SCR) 組合而成，低壓PNP管、PMOS管、高壓矽控整流器之間由高壓P阱隔離。考慮到低壓PNP管或PMOS管內的低壓N阱會有高壓，但其與P型外延的擊穿電壓偏低，所以將低壓PNP管或 PMOS管放置於N型埋層中，由於N型埋層與低壓N阱為同型，N型埋層將低壓N阱包圍，應用時電位相同，但由於N型埋層濃度較淡，而且注入很深，與P型外延的擊穿電壓較低壓N 阱深，因此N型深阱與P型外延的擊穿電壓高，不易擊穿。本發明的高壓靜電保護器件，第一實施方式的等效電路如圖9所示，第二實施方式的等效電路如圖10所示，第三實施方式的等效電路如圖11所示，第四實施方式的等效電路如圖12所示，第五實施方式的等效電路如圖13所示，第六實施方式的等效電路如圖14 所示。上述實施方式，只是給出了兩級低壓PNP管或PMOS管的實施方式，根據調整高壓靜電保護器件的觸發電壓的需要，可以採用超過兩級的低壓PNP管或PMOS管。當有靜電從低壓PNP管的基、射進入，或從低壓PMOS管的柵、源端進入，從高壓矽控整流器的接地端流出，需要低壓PNP管或者低壓PMOS管的寄生PNP和高壓矽控整流器均開啟來瀉放電流。首先需開啟低壓PNP管或PMOS管，低壓N阱同低壓PNP管集電極P+擴散區的結或者低壓N阱同低壓PMOS漏端P+擴散區的結將擊穿，並觸發低壓PNP管或者低壓PMOS管寄生的PNP三極體進入電流正向放大狀態。對於高壓矽控整流器來說，需將其第二高壓N阱和第一高壓P阱的結擊穿，觸發其寄生的由第二 P+擴散區/第二高壓N阱/第一高壓P阱組成的PNP三極體，以及由第二高壓N阱/第一高壓P阱/第一 N+擴散區組成的NPN三極體，進入正反饋的電流放大狀態瀉放電流。因此，本發明的高壓靜電保護器件整體的觸發電壓由各級低壓PNP管或低壓PMOS管和高壓矽控整流器的開啟電壓之和決定，這樣可以通過多級的開啟電壓靈活調整高壓靜電保護器件的觸發電壓。本發明的高壓靜電保護器件，靜電放電(Electrostatic Discharge)電流會通過各級低壓PNP管或低壓PMOS管和高壓矽控整流器開啟瀉放，本發明的高壓靜電保護器件開啟後的結構整體的驟回維持電壓由各級低壓PNP管或低壓PMOS管和高壓矽控整流器的驟回維持電壓之和決定，高壓矽控整流器本身的最低驟回維持電壓通常在3V左右，低壓PNP 管或低壓PMOS管的驟回維持電壓比高壓矽控整流器的驟回維持電壓高了許多，一般在IOV 以上，而因此包括有一級低壓PNP管或低壓PMOS管的本發明的高壓靜電保護器件整體的驟回維持電壓即可在IOV以上，這樣相對於單一的高壓矽控整流器來說，本發明的高壓靜電保護器件的驟回維持電壓提高了許多，從而本發明的高壓靜電保護器件可以有效地降低觸發閂鎖效應的風險。本發明的高壓靜電保護器件可運用於B⑶工藝，能靈活有效地調節靜電保護的觸發電壓，又可以提高高壓保護器件開啟後的驟回維持電壓，有效避免瞬態閂鎖效應的發生。
權利要求
1.一種高壓靜電保護器件，其特徵在於，包括一矽控整流器、一第一 PNP管，所述矽控整流器、第一 PNP管形成在矽襯底的P型外延上；所述控整流器包括第一高壓P阱、第二高壓N阱；所述第一高壓P阱、第二高壓N阱相鄰接；所述第一高壓P阱中形成有第一 N+擴散區和第一 P+擴散區； 所述第二高壓N阱中形成有第二 N+擴散區和第二 P+擴散區； 所述第一 PNP管包括一 N型埋層，所述N型埋層中形成有一低壓N阱，所述低壓N阱中形成有所述第一 PNP管的基極、發射極、集電極； 所述第一 PNP管的基極、發射極短接；所述第一 PNP管的集電極同所述第二 N+擴散區和第二 P+擴散區短接； 所述第一 N+擴散區和第一 P+擴散區短接，用作接地端。
2.根據權利要求1所述的高壓靜電保護器件，其特徵在於，還包括第二PNP管，所述矽控整流器、第一 PNP管、第二 PNP管形成在矽襯底的P型外延上，所述第二 PNP管與所述第一 PNP管同結構；所述第二 PNP管的基極、發射極短接；所述第二 PNP管的集電極同所述第一 PNP管的基極、發射極短接。
3.根據權利要求1所述的高壓靜電保護器件，其特徵在於，還包括一第二PMOS管，所述矽控整流器、第一 PNP管、第二 PMOS管形成在矽襯底的P型外延上，所述第二 PMOS管包括一 N型埋層，所述N型埋層中形成有一低壓N阱，所述低壓N阱中形成有所述第二 PMOS管的柵極、源極、漏極；所述第二 PMOS管的柵極、源極及N型埋層短接； 所述第二 PMOS管的漏極同所述第一 PNP管的基極、發射極短接。
4.根據權利要求1所述的高壓靜電保護器件，其特徵在於，所述矽控整流器、第一PNP 管之間的矽襯底的P型外延上形成有隔離高壓P阱，所述隔離高壓P阱將所述矽控整流器同所述第一 PNP管隔離。
5.根據權利要求4所述的高壓靜電保護器件，其特徵在於，所述隔離高壓P阱一端同所述矽控整流器的第二高壓N阱相鄰接，另一端同所述第一 PNP管的N型埋層相鄰接，將所述矽控整流器同所述第一 PNP管隔離。
6.一種高壓靜電保護器件，其特徵在於，包括一矽控整流器、一第一 PMOS管，所述矽控整流器、第一 PMOS管形成在矽襯底的P型外延上；所述控整流器包括第一高壓P阱、第二高壓N阱；所述第一高壓P阱、第二高壓N阱相鄰接；所述第一高壓P阱中形成有第一 N+擴散區和第一 P+擴散區； 所述第二高壓N阱中形成有第二 N+擴散區和第二 P+擴散區； 所述第一 PMOS管包括一 N型埋層，所述N型埋層中形成有一低壓N阱，所述低壓N阱中形成有所述第一 PMOS管的柵極、源極、漏極；所述第一 PMOS管的柵極、源極及N型埋層短接； 所述第一 PMOS管的漏極同所述第二 N+擴散區和第二 P+擴散區短接； 所述第一 N+擴散區和第一 P+擴散區短接，用作接地端。
7.根據權利要求6所述的高壓靜電保護器件，其特徵在於，還包括第二PNP管，所述矽控整流器、第一 PMOS管、第二 PNP管形成在矽襯底的P型外延上；所述第二 PNP管包括一 N型埋層，所述N型埋層中形成有一低壓N阱，所述低壓N阱中形成有所述第二 PNP管的基極、發射極、集電極；所述第二 PNP管的基極、發射極短接；所述第二 PNP管的集電極同所述第一 PMOS管的柵極、源極及N型埋層短接。
8.根據權利要求6所述的高壓靜電保護器件，其特徵在於，還包括一第二PMOS管，所述矽控整流器、第一 PMOS管、第二 PMOS管形成在矽襯底的P型外延上，所述第二 PMOS管與所述第一 PMOS管同結構；所述第二 PMOS管的柵極、源極及N型埋層短接；所述第二 PMOS管的漏極同所述第一 PMOS管的柵極、源極及N型埋層短接。
9.根據權利要求6所述的高壓靜電保護器件，其特徵在於，所述矽控整流器、第一PMOS 管之間的矽襯底的P型外延上形成有隔離高壓P阱，所述隔離高壓P阱將所述矽控整流器同所述第一 PMOS管隔離。
10.根據權利要求9所述的高壓靜電保護器件，其特徵在於，所述隔離高壓P阱一端同所述矽控整流器的第二高壓N阱相鄰接，另一端同所述第一 PMOS管的N型埋層相鄰接，將所述矽控整流器同所述第一 PMOS管隔離。
全文摘要
本發明公開了一種高壓靜電保護器件，包括一矽控整流器、一第一PNP管，矽控整流器包括第一高壓P阱、第二高壓N阱；第一高壓P阱中形成有第一N+擴散區和第一P+擴散區；第二高壓N阱中形成有第二N+擴散區和第二P+擴散區；第一PNP管包括一N型埋層，N型埋層中形成有一低壓N阱，低壓N阱中形成有第一PNP管的基極、發射極、集電極；第一PNP管的基極、發射極短接；第一PNP管的集電極同所述第二N+擴散區和第二P+擴散區短接；第一N+擴散區和第一P+擴散區短接，用作接地端。本發明還公開了另一種高壓靜電保護器件。本發明的高壓靜電保護器件，既能有效調節靜電保護的觸發電壓，又能提高器件開啟後的驟回維持電壓。
文檔編號H02H9/04GK102456685SQ20101051112
公開日2012年5月16日 申請日期2010年10月19日 優先權日2010年10月19日
發明者蘇慶 申請人:上海華虹Nec電子有限公司