半導體器件和半導體系統的製作方法

2024-03-29 05:13:05

本申請要求2015年10月27日向韓國知識產權局提交的申請號為10-2015-0149657的韓國專利申請的優先權，其全部內容通過引用合併於此。

技術領域

本公開的實施例總體而言涉及一種半導體器件和半導體系統，並且更具體地，涉及通過轉換其邏輯電平組合來輸入和輸出數據的半導體器件和半導體系統。

背景技術：

通常，半導體器件包括多個存儲單元。包括存儲單元的半導體器件可以執行寫入操作和讀取操作，以將數據儲存在存儲單元中，以及將儲存在存儲單元中的數據輸出至外部。可以根據來自控制器的控制來執行寫入操作或者讀取操作。

隨著半導體系統趨向於更高的性能，被安裝作為存儲器的易失性存儲器件(諸如DRAM)趨向於更高的操作速度和更高的集成度。因此，隨著半導體工藝的發展，存儲晶片的容量和操作速度正逐步地增大。隨著半導體工藝變得更精細，存儲晶片中的存儲單元的尺寸以及傳送數據或內部信號所通過的線寬正逐步地減小。

以這種方式，隨著設置在半導體器件中的存儲單元的尺寸以及傳送數據所通過的線寬減小，數據位之間的幹擾增加。因此，需要致力於減小幹擾現象，諸如由數據位之間的幹擾所引起的碼間串擾現象和通道間幹擾現象。

技術實現要素：

各種實施例針對一種半導體器件和半導體系統，其能夠在數據的位中只有一位為不同的邏輯電平的情況下，轉換數據的邏輯電平來寫入數據，以及在讀取操作中恢復數據的邏輯電平組合，由此減少數據位之間的幹擾現象。

此外，各種實施例針對一種半導體器件和半導體系統，其能夠在數據的位中只有一位為不同的邏輯電平的情況下，通過轉換數據的邏輯電平來寫入數據，以及通過恢復數據的邏輯電平組合而在讀取操作中輸出數據，由此減少碼間串擾現象和通道間幹擾現象。

在一個實施例中，半導體系統可以包括：第一半導體器件，被配置成輸出命令、地址和數據；以及第二半導體器件，被配置成在寫入操作中，響應於標誌信號來轉換數據 的邏輯電平組合，以及響應於命令和地址來儲存數據，所述標誌信號在數據的位中只有一位為不同的邏輯電平的情況下被使能。

在一個實施例中，半導體器件可以包括：數據輸入/輸出塊，被配置成在寫入操作中，將從外部輸入的數據輸出至輸入/輸出線，以及在讀取操作中將加載在輸入/輸出線上的內部數據作為數據而輸出；以及模式控制塊，被配置成響應於在數據的位中只有一位為不同的邏輯電平的情況下被使能的標誌信號，通過轉換數據的邏輯電平組合來將加載在輸入/輸出線上的數據輸出至全局線，以及在讀取操作中，通過恢復內部數據的邏輯電平組合來將加載在全局線上的內部數據輸出至輸入/輸出線。

根據實施例，能夠在數據的位中只有一位為不同的邏輯電平的情況下，通過轉換數據的邏輯電平組合來寫入數據，以及通過恢復數據的邏輯電平組合而在讀取操作中輸出數據，由此減小數據位之間的幹擾現象。

此外，根據實施例，能夠在數據的位中只有一位為不同的邏輯電平的情況下，通過轉換數據的邏輯電平組合來寫入數據，以及通過恢復數據的邏輯電平組合而在讀取操作中輸出數據，由此減小幹擾現象，諸如碼間串擾現象和通道間幹擾現象。

附圖說明

圖1為圖示了根據一個實施例的半導體系統的配置的示例表示的框圖。

圖2為圖示了圖1中所示的半導體系統中所包括的模式控制塊的配置的示例表示的框圖。

圖3為圖示了圖2中所示的模式控制塊中所包括的模式檢測電路的配置的示例表示的框圖。

圖4為圖示了圖3中所示的模式檢測電路中所包括的第一檢測部的配置的示例表示的電路圖。

圖5為圖示了圖3中所示的模式檢測電路中所包括的第二檢測部的配置的示例表示的電路圖。

圖6為圖示了圖2中所示的模式控制塊中所包括的模式轉換電路的配置的示例表示的框圖。

圖7為圖示了圖6中所示的模式轉換電路中所包括的輸入轉換部的配置的示例表示的示圖。

圖8為圖示了圖7中所示的輸入轉換部中所包括的第一轉換部分的配置的示例表示的電路圖。

圖9為圖示了圖6中所示的模式轉換電路中所包括的輸出轉換部的配置的示例表示的示圖。

圖10為圖示了圖9中所示的輸出轉換部中所包括的第二轉換部分的配置的示例表示的電路圖。

圖11為圖示了應用了圖1至圖10中所示的半導體器件和半導體系統的電子系統的配置的示例表示的示圖。

具體實施方式

在下文中，將通過各種示例性實施例，參照附圖來描述半導體器件和半導體系統。

參見圖1，根據一個實施例的半導體系統可以包括：第一半導體器件1和第二半導體器件2。第二半導體器件2可以包括：地址發生塊10、數據輸入/輸出塊20、模式控制塊30、感測放大器40、存儲區50、驅動器60以及標誌信號儲存塊70。

第一半導體器件1可以輸出命令CS、RAS和CAS、第一地址至第N地址ADD、以及第一數據至第四數據DQ。第一半導體器件1可以接收第一數據至第四數據DQ。命令CS、RAS和CAS可以經由傳送地址、命令和數據中的至少一種的線來傳送。此外，命令CS、RAS和CAS可以經由一個線而依次傳送。命令CS可以被設定為用於選擇執行數據輸入/輸出的半導體器件的命令或信號。命令RAS可以被設定為用於選通用於半導體器件的存儲器的行路徑的地址的命令或信號。命令CAS可以被設定為用於選通用於半導體器件的存儲器的列路徑的地址的命令或信號。第一地址至第N地址ADD以及第一數據至第四數據DQ的位數目可以根據實施例而設定成不同。

第一半導體器件1可以被實現為用於控制第二半導體器件2的操作的控制器或者用於測試第二半導體器件2的測試設備。第一半導體器件1可以根據命令CS、RAS和CAS以及第一地址至第N地址ADD來控制第二半導體器件2輸入/輸出第一數據至第四數據DQ的操作。

地址發生塊10可以對命令CS、RAS和CAS以及第一地址至第N地址ADD解碼，以及可以產生第一行地址至第M行地址RAD以及第一列地址至第K列地址CAD。在命令CS和命令RAS輸入的情況下，地址發生塊10可以將第一地址至第N地址ADD解碼，以及產生第一行地址至第M行地址RAD。在命令 CS和命令CAS輸入的情況下，地址發生塊10可以將第一地址至第N地址ADD解碼，以及產生第一列地址至第K列地址CAD。

在寫入操作中，數據輸入/輸出塊20可以輸入有第一數據至第四數據DQ，以及將它們輸出至第一輸入/輸出線至第四輸入/輸出線IO。在讀取操作中，數據輸入/輸出塊20可以將加載在第一輸入/輸出線至第四輸入/輸出線IO上的第一內部數據至第四內部數據ID作為第一數據至第四數據DQ輸出。輸入/輸出第一數據至第四數據DQ的第一輸入/輸出線至第四輸入/輸出線IO可以被設定成與數據的位的數目相對應的各種數目，並且第一數據至第四數據DQ可以經由第一輸入/輸出線至第四輸入/輸出線IO中的任意一個來串行地輸入/輸出。

在寫入操作中，模式控制塊30可以響應於標誌信號FLAG(參見圖2)來轉換第一數據至第四數據DQ的邏輯電平組合，以及將第一數據至第四數據DQ的轉換後的邏輯電平組合輸出至第一全局線至第四全局線GIO，所述標誌信號FLAG在加載在第一輸入/輸出線至第四輸入/輸出線IO上的第一數據至第四數據DQ的位中的只有一位不同的情況下被使能。在寫入操作中，模式控制塊30可以響應於被禁止的標誌信號FLAG而不轉換第一數據至第四數據DQ的邏輯電平組合，以及將第一數據至第四數據DQ的未轉換的邏輯電平組合輸出至第一全局線至第四全局線GIO。在讀取操作中，模式控制塊30可以響應於加載在標誌線FIO上的內部標誌信號IFL來轉換加載在第一全局線至第四全局線GIO上的第一內部數據至第四內部數據ID的邏輯電平組合，以及將第一內部數據至第四內部數據ID的轉換後的邏輯電平組合輸出至第一輸入/輸出線至第四輸入/輸出線IO。在寫入操作中，模式控制塊30可以響應於加載在標誌線FIO上的內部標誌信號IFL而不轉換第一內部數據至第四內部數據ID的邏輯電平組合，以及將第一內部數據至第四內部數據ID的未轉換的邏輯電平組合輸出至第一輸入/輸出線至第四輸入/輸出線IO。

在寫入操作中，感測放大器40可以根據第一行地址至第M行地址RAD和第一列地址至第K列地址CAD，響應於加載在第一全局線至第四全局線GIO上的第一數據至第四數據DQ來產生第一內部數據至第四內部數據ID。在讀取操作中，感測放大器40可以根據第一行地址至第M行地址RAD和第一列地址至第K列地址CAD，來將第一內部數據至第四內部數據ID輸出至第一全局線至第四全局線GIO。感測放大器40可以被實現為包括多個感測放大器，它們根據第一行地址至第M行地址RAD和第一列地址至第K列地址CAD而被選中。

在寫入操作中，存儲區50可以將第一內部數據至第四內部數據ID儲存在根據 第一行地址至第M行地址RAD和第一列地址至第K列地址CAD而被選中的存儲單元中。在讀取操作中，存儲區50可以輸出第一內部數據至第四內部數據ID，所述第一內部數據至第四內部數據ID被儲存在根據第一行地址至第M行地址RAD和第一列地址至第K列地址CAD而被選中的存儲單元中。

在寫入操作中，驅動器60可以響應於經由標誌線FIO輸入的標誌信號FALG來產生內部標誌信號IFL。在讀取操作中，驅動器60可以將內部標誌信號IFL輸出至標誌線FIO。

在寫入操作中，標誌信號儲存塊70可以儲存內部標誌信號IFL。在讀取操作中，標誌信號儲存塊70可以輸出儲存的內部標誌信號IFL。根據實施例，與存儲區40或者包括多個熔絲的熔絲陣列相同，標誌信號儲存塊70可以實現為存儲單元陣列。

結果，在寫入操作中，第二半導體器件2可以響應於標誌信號FLAG而通過轉換第一數據至第四數據DQ的邏輯電平組合來儲存第一數據至第四數據DQ，所述標誌信號FLAG在第一數據至第四數據DQ的位中的只有一位不同的情況下被使能。在寫入操作中，第二半導體器件2可以響應於被禁止的標誌信號FLAG而通過不轉換第一數據至第四數據DQ的邏輯電平組合來儲存第一數據至第四數據DQ。在讀取操作中，第二半導體器件2可以響應於被使能的內部標誌信號IFL而通過轉換第一內部數據至第四內部數據ID的邏輯電平組合來輸出第一數據至第四數據DQ。在讀取操作中，第二半導體器件2可以響應於被禁止的內部標誌信號IFL而通過不轉換第一內部數據至第四內部數據ID的邏輯電平組合來輸出第一數據至第四數據DQ。

參見圖2，根據一個實施例的模式控制塊30可以包括模式檢測電路31和模式轉換電路32。

模式檢測電路31可以檢測加載在第一輸入/輸出線至第四輸入/輸出線IO上的第一數據至第四數據DQ的邏輯電平組合，以及產生在第一數據至第四數據DQ的位中的只有一位為不同電平的情況下被使能的標誌信號FLAG。模式檢測電路31可以將標誌信號FLAG輸出至標誌線FIO。

在寫入操作中，模式轉換電路32可以響應於標誌信號FLAG，來轉換加載在第一輸入/輸出線至第四輸入/輸出線IO上的第一數據至第四數據DQ的邏輯電平組合，以及將第一數據至第四數據DQ的轉換後的邏輯電平組合輸出至第一全局線至第四全局線GIO。在寫入操作中，模式轉換電路32可以響應於標誌信號FLAG，而不轉換加載在第一輸入/輸出線至第四輸入/輸出線IO上的第一數據至第四數據 DQ的邏輯電平組合，以及將第一數據至第四數據DQ的未轉換的邏輯電平組合輸出至第一全局線至第四全局線GIO。在讀取操作中，模式轉換電路32可以響應於加載在標誌線FIO上的內部標誌信號IFL來轉換加載在第一全局線至第四全局線GIO上的第一內部數據至第四內部數據ID的邏輯電平組合，以及將第一內部數據至第四內部數據ID的轉換後的邏輯電平組合輸出至第一輸入/輸出線至第四輸入/輸出線IO。在讀取操作中，模式轉換電路32可以響應於加載在標誌線FIO上的內部標誌信號IFL，而不轉換加載在第一全局線至第四全局線GIO上的第一內部數據至第四內部數據ID的邏輯電平組合，以及將第一內部數據至第四內部數據ID的未轉換的邏輯電平組合輸出至第一輸入/輸出線至第四輸入/輸出線IO。

參見圖3，根據一個實施例的模式檢測電路31可以包括：第一檢測部311、第二檢測部312和標誌信號發生部313。

在加載在第一輸入/輸出線至第四輸入/輸出線IO上的第一數據至第四數據DQ的位中只有一位為第一邏輯電平(邏輯低電平)的情況下，第一檢測部311可以產生被使能的第一預標誌信號PFL。

在加載在第一輸入/輸出線至第四輸入/輸出線IO上的第一數據至第四數據DQ的位中只有一位為第二邏輯電平(邏輯高電平)的情況下，第二檢測部312可以產生被使能的第二預標誌信號PFL。

在第一預標誌信號PFL和第二預標誌信號PFL中的任意一個被使能的情況下，標誌信號發生部313可以產生被使能的標誌信號FLAG。標誌信號發生部313可以將標誌信號FLAG輸出至標誌線FIO。

參見圖4，根據一個實施例的第一檢測部311可以包括第一邏輯部分3111至第五邏輯部分3115。

在第一輸入/輸出線至第四輸入/輸出線IO之中，僅加載在第一輸入/輸出線IO上的第一數據DQ為第一邏輯電平(邏輯低電平)的情況下，第一邏輯部分3111可以產生被使能至邏輯高電平的第一檢測信號DET。

在第一輸入/輸出線至第四輸入/輸出線IO之中，僅加載在第二輸入/輸出線IO上的第二數據DQ為第一邏輯電平(邏輯低電平)的情況下，第二邏輯部分3112可以產生被使能至邏輯高電平的第二檢測信號DET。

在第一輸入/輸出線至第四輸入/輸出線IO之中，僅加載在第三輸入/輸出線IO上的第三數據DQ為第一邏輯電平(邏輯低電平)的情況下，第三邏輯部分3113 可以產生被使能至邏輯高電平的第三檢測信號DET。

在第一輸入/輸出線至第四輸入/輸出線IO之中，僅加載在第四輸入/輸出線IO上的第四數據DQ為第一邏輯電平(邏輯低電平)的情況下，第四邏輯部分3114可以產生被使能至邏輯高電平的第四檢測信號DET。

在第一檢測信號至第四檢測信號DEC中的任意一個被產生為邏輯高電平的情況下，第五邏輯部分3115可以產生被使能至邏輯高電平的第一預標誌信號PFL。

參見圖5，根據一個實施例的第二檢測部312可以包括第六邏輯部分3121至第十邏輯部分3125。

在第一輸入/輸出線至第四輸入/輸出線IO之中，僅加載在第一輸入/輸出線IO上的第一數據DQ為第二邏輯電平(邏輯高電平)的情況下，第六邏輯部分3121可以產生被使能至邏輯低電平的第五檢測信號DET，。

在第一輸入/輸出線至第四輸入/輸出線IO之中，僅加載在第二輸入/輸出線IO上的第二數據DQ為第二邏輯電平(邏輯高電平)的情況下，第七邏輯部分3122可以產生被使能至邏輯低電平的第六檢測信號DET。

在第一輸入/輸出線至第四輸入/輸出線IO之中，僅加載在第三輸入/輸出線IO上的第三數據DQ為第二邏輯電平(邏輯高電平)的情況下，第八邏輯部分3123可以產生被使能至邏輯低電平的第七檢測信號DET。

在第一輸入/輸出線至第四輸入/輸出線IO之中，僅加載在第四輸入/輸出線IO上的第四數據DQ為第二邏輯電平(邏輯高電平)的情況下，第九邏輯部分3124可以產生被使能至邏輯低電平的第八檢測信號DET。

在第五檢測信號至第八檢測信號DEC中的任意一個被產生為邏輯低電平的情況下，第十邏輯部分3125可以產生被使能至邏輯高電平的第二預標誌信號PFL。

參見圖6，根據一個實施例的模式轉換電路32可以包括輸入轉換部321和輸出轉換部322。

在寫入操作中，輸入轉換部321可以響應於標誌信號FLAG，來轉換加載在第一輸入/輸出線至第四輸入/輸出線IO上的第一數據至第四數據DQ的邏輯電平組合，以及將第一數據至第四數據DQ的轉換後的邏輯電平組合輸出至第一全局線至第四全局線GIO。在寫入操作中，輸入轉換部321可以響應於標誌信號FLAG， 而不轉換加載在第一輸入/輸出線至第四輸入/輸出線IO上的第一數據至第四數據DQ的邏輯電平組合，以及將第一數據至第四數據DQ的未轉換的邏輯電平組合輸出至第一全局線至第四全局線GIO。輸入轉換部321可以實現為在讀取操作中不被驅動。

在讀取操作中，輸出轉換部322可以響應於加載在標誌線FIO上的內部標誌信號IFL來轉換加載在第一全局線至第四全局線GIO上的第一內部數據至第四內部數據ID的邏輯電平組合，以及將第一內部數據至第四內部數據ID的轉換後的邏輯電平組合輸出至第一輸入/輸出線至第四輸入/輸出線IO。在讀取操作中，輸出轉換部322可以響應於加載在標誌線FIO上的內部標誌信號IFL，而不轉換加載在第一全局線至第四全局線GIO上的第一內部數據至第四內部數據ID的邏輯電平組合，以及將第一內部數據至第四內部數據ID的未轉換的邏輯電平組合輸出至第一輸入/輸出線至第四輸入/輸出線IO。輸出轉換部322可以實現為在寫入操作中不被驅動。

參見圖7，根據一個實施例的輸入轉換部321可以包括第一轉換部分3211和第一緩衝部分3212。

第一轉換部分3211可以響應於標誌信號FLAG來轉換加載在第一輸入/輸出線至第四輸入/輸出線IO上的第一輸入至第四數據DQ的邏輯電平組合，以及產生第一輸入數據至第四輸入數據IND。

在標誌信號FLAG被禁止成邏輯低電平的情況下，第一緩衝部分3212可以緩衝加載在第一輸入/輸出線至第四輸入/輸出線IO上的第一數據至第四數據DQ，以及將緩衝的第一數據至第四數據DQ輸出至第一全局線至第四全局線GIO。在標誌信號FLAG被使能成邏輯高電平的情況下，第一緩衝部分3212可以緩衝第一輸入數據至第四輸入數據IND，以及將緩衝的第一輸入數據至第四輸入數據IND輸出至第一全局線至第四全局線GIO。

參見圖8，根據一個實施例的第一轉換部分3211可以包括反相器IV31以及異或門EOR31、EOR32、EOR33和EOR34。

在標誌信號FLAG被使能成邏輯高電平的情況下，異或門EOR31可以反相併緩衝加載在第一輸入/輸出線IO上的第一數據DQ，以及輸出第一輸入數據IND。在標誌信號FLAG被禁止成邏輯低電平的情況下，異或門EOR31可以緩衝加載在第一輸入/輸出線IO上的第一數據DQ，以及輸出第一輸入數據IND。

在標誌信號FLAG被使能成邏輯高電平的情況下，異或門EOR32可以反相併緩衝加載在第二輸入/輸出線IO上的第二數據DQ，以及輸出第二輸入數據IND。在標誌信號FLAG被禁止成邏輯低電平的情況下，異或門EOR32可以緩衝加載在第二輸入/輸出線IO上的第二數據DQ，以及輸出第二輸入數據IND。

在標誌信號FLAG被使能成邏輯高電平的情況下，異或門EOR33可以緩衝加載在第三輸入/輸出線IO上的第三數據DQ，以及輸出第三輸入數據IND。在標誌信號FLAG被禁止成邏輯低電平的情況下，異或門EOR33可以反相併緩衝加載在第三輸入/輸出線IO上的第三數據DQ，以及輸出第三輸入數據IND。

在標誌信號FLAG被使能成邏輯高電平的情況下，異或門EOR34可以反相併緩衝加載在第四輸入/輸出線IO上的第四數據DQ，以及輸出第四輸入數據IND。在標誌信號FLAG被禁止成邏輯低電平的情況下，異或門EOR34可以緩衝加載在第四輸入/輸出線IO上的第四數據DQ，以及輸出第四輸入數據IND。

例如，在標誌信號FLAG被使能的情況下，第一轉換部分3211可以通過將第一數據至第四數據DQ中的第一數據DQ、第二數據DQ和第四數據DQ(不包括第三數據DQ)的邏輯電平反相來產生第一輸入數據至第四輸入數據IND。根據實施例，第一轉換部分3211可以實現為通過不同地轉換第一數據至第四數據DQ的邏輯電平組合來產生第一輸入數據至第四輸入數據IND。

參見圖9，根據一個實施例的輸出轉換部322可以包括第二轉換部分3221和第二緩衝部分3222。

第二轉換部分3221可以響應於加載在標誌線FIO上的內部標誌信號IFL來轉換加載第一全局線至第四全局線GIO上的第一內部數據至第四內部數據ID的邏輯電平組合，以及產生第一輸出數據至第四輸出數據OUTD。

在內部標誌信號IFL被禁止成邏輯低電平的情況下，第二緩衝部分3222可以緩衝加載在第一全局線至第四全局線GIO上的第一內部數據至第四內部數據ID，以及將緩衝的第一內部數據至第四內部數據ID輸出至第一輸入/輸出線至第四輸入/輸出線IO。在內部標誌信號IFL被使能成邏輯高電平的情況下，第二緩衝部分3222可以緩衝第一輸出數據至第四輸出數據OUTD，以及將緩衝的第一輸出數據至第四輸出數據OUTD輸出至第一輸入/輸出線至第四輸入/輸出線IO。

參見圖10，根據一個實施例的第二轉換部分3221可以包括反相器IV32以及異或門EOR35、EOR36、EOR37和EOR38。

在加載在標誌線FIO上的內部標誌信號IFL被使能成邏輯高電平的情況下，異或門EOR35可以反相併緩衝加載在第一全局線GIO上的第一內部數據ID，以及輸出第一輸出數據OUTD。在內部標誌信號IFL被禁止成邏輯低電平的情況下，異或門EOR35可以緩衝加載在第一全局線GIO上的第一內部數據ID，以及輸出第一輸出數據OUTD。

在加載在標誌線FIO上的內部標誌信號IFL被使能成邏輯高電平的情況下，異或門EOR36可以反相併緩衝加載在第二全局線GIO上的第二內部數據ID，以及輸出第二輸出數據OUTD。在內部標誌信號IFL被禁止成邏輯低電平的情況下，異或門EOR36可以緩衝加載在第二全局線GIO上的第二內部數據ID，以及輸出第二輸出數據OUTD。

在加載在標誌線FIO上的內部標誌信號IFL被使能成邏輯高電平的情況下，異或門EOR37可以反相加載在第三全局線GIO上的第三內部數據ID，以及輸出第三輸出數據OUTD。在內部標誌信號IFL被禁止成邏輯低電平的情況下，異或門EOR37可以反相併緩衝加載在第三全局線GIO上的第三內部數據ID，以及輸出第三輸出數據OUTD。

在加載在標誌線FIO上的內部標誌信號IFL被使能成邏輯高電平的情況下，異或門EOR38可以反相併緩衝加載在第四全局線GIO上的第四內部數據ID，以及輸出第四輸出數據OUTD。在內部標誌信號IFL被禁止成邏輯低電平的情況下，異或門EOR38可以緩衝加載在第四全局線GIO上的第四內部數據ID，以及輸出第四輸出數據OUTD。

例如，在內部標誌信號IFL被使能的情況下，第二轉換部分3221可以通過反相第一內部數據至第四內部數據ID之中的第一內部數據ID、第二內部數據ID和第四內部數據ID(不包括第三內部數據ID)的邏輯電平來產生第一輸出數據至第四輸出數據OUTD。第二轉換部分3221可以實現為具有與第一轉換部分3211相同的配置，並且反相相同的位。

以下將通過將第一數據至第四數據DQ的位中的第一數據DQ為邏輯低電平，而第二數據至第四數據DQ為邏輯高電平的情況作為一個示例，參照圖1至圖10來描述如上所述配置的根據一個實施例的半導體系統的操作。將對通過轉換第一數據至第四數據DQ的邏輯電平組合來寫入第一數據至第四數據DQ的操作以及通過恢復第一數據至第四數據DQ的邏輯電平組合來讀取第一數據至第四數據DQ的操作進行描述。

首先，以下將描述半導體系統的寫入操作。

第一半導體器件1輸出命令CS、RAS和CAS、第一地址至第N地址ADD、以及第一數據至第四數據DQ。第一數據至第四數據DQ中，只有第一數據DQ被輸出為邏輯低電平，而第二數據至第四數據DQ被輸出為邏輯高電平。

地址發生塊10將命令CS、RAS和CAS以及第一地址至第N地址ADD解碼，以及產生第一行地址至第M行地址RAD以及第一列地址至第K列地址CAD。

數據輸入/輸出塊20輸入有第一數據至第四數據DQ，以及將它們輸出至第一輸入/輸出線至第四輸入/輸出線IO。

由於第一數據至第四數據DQ的位中，只有第一數據DQ為邏輯低電平，所以模式檢測電路31的第一檢測部311產生被使能成邏輯高電平的第一預標誌信號PFL。

由於第一數據至第四數據DQ的位中，只有第一數據DQ為邏輯低電平，所以模式檢測電路31的第二檢測部312產生被禁止成邏輯低電平的第二預標誌信號PFL。

標誌信號發生部313輸入有邏輯高電平的第一預標誌信號PFL和邏輯低電平的第二預標誌信號PFL，以及產生被使能成邏輯高電平的標誌信號FLAG。標誌信號發生部313將標誌信號FLAG輸出至標誌線FIO。

模式轉換電路32的輸入轉換部321響應於邏輯高電平的標誌信號FLAG，來轉換加載在第一輸入/輸出線至第四輸入/輸出線IO上的第一數據至第四數據DQ的邏輯電平組合，以及將第一數據至第四數據DQ的轉換後的邏輯電平組合輸出至第一全局線至第四全局線GIO。第一數據至第四數據DQ的邏輯電平組合的轉換意味著：第一數據DQ被轉換成邏輯高電平，第二數據DQ被轉換成邏輯低電平，第三數據DQ被轉換成邏輯低電平，以及第四數據DQ被轉換成邏輯低電平。

感測放大器40根據第一行地址至第M行地址RAD和第一列地址至第K列地址CAD，將加載在第一全局線至第四全局線GIO上的第一數據至第四數據DQ作為第一內部數據至第四內部數據ID輸出。

存儲區50將第一內部數據至第四內部數據ID儲存在根據第一行地址至第M 行地址RAD和第一列地址至第K列地址CAD而選中的存儲單元中。

驅動器60響應於經由標誌線FIO輸入的邏輯高電平的標誌信號FLAG，來產生邏輯高電平的內部標誌信號IFL。

標誌信號儲存塊70儲存內部標誌信號IFL。

接著，以下將描述半導體系統的讀取操作。

第一半導體器件1輸出命令CS、RAS和CAS以及第一地址至第N地址ADD。

地址發生塊10將命令CS、RAS和CAS以及第一地址至第N地址ADD解碼，以及產生第一行地址至第M行地址RAD以及第一列地址至第K列地址CAD。

存儲區50輸出根據第一行地址至第M行地址RAD和第一列地址至第K列地址CAD而選中的存儲單元的第一內部數據至第四內部數據ID。

感測放大器40根據第一行地址至第M行地址RAD和第一列地址至第K列地址CAD，來將第一內部數據至第四內部數據ID輸出至第一全局線至第四全局線GIO。

標誌信號儲存塊70輸出邏輯高電平的內部標誌信號IFL。

驅動器60將內部標誌信號IFL輸出至標誌線FIO。

模式轉換電路32的輸出轉換部322響應於邏輯高電平的內部標誌信號IFL，來轉換加載在第一全局線至第四全局線GIO上的第一內部數據至第四內部數據ID的邏輯電平組合，以及將第一內部數據至第四內部數據ID的轉換後的邏輯電平組合輸出至第一輸入/輸出線至第四輸入/輸出線IO。第一內部數據至第四內部數據ID的邏輯電平組合的轉換意味著：第一內部數據ID被轉換成邏輯低電平，第二內部數據ID被轉換成邏輯高電平，第三內部數據ID被轉換成邏輯高電平，以及第四內部數據ID被轉換成邏輯高電平。

數據輸入/輸出塊20將加載在第一輸入/輸出線至第四輸入/輸出線IO上的第一內部數據至第四內部數據ID作為第一數據至第四數據DQ輸出。第一數據至第四數據DQ可以被輸出至第一半導體器件1或者另一個外部設備。

在如上所述配置的根據實施例的半導體系統中，在數據的位中只有一位為不同的邏 輯電平的情況下，可以通過轉換數據的邏輯電平組合來寫入數據，以及通過恢復數據的邏輯電平組合而在讀取操作中輸出數據，由此減小儲存在存儲單元中的數據位之間的幹擾現象。此外，在根據實施例的半導體系統中，在數據的位中只有一位為不同的邏輯電平的情況下，可以通過轉換數據的邏輯電平組合來寫入數據，以及通過恢復數據的邏輯電平組合而在讀取操作中輸出數據，由此減小碼間串擾現象和通道間幹擾現象。

以上參照圖1至圖10所述的半導體器件和半導體系統可以應用至包括存儲系統、圖形系統、計算系統或者移動系統的電子系統。例如，參見圖11，根據一個實施例的電子系統1000可以包括：數據儲存器1001、存儲器控制器1002、緩衝存儲器1003以及輸入/輸出接口1004。

數據儲存器1001根據來自存儲器控制器1002的控制信號來儲存從存儲器控制器1002施加的數據，以及讀出儲存的數據以及將讀出的數據輸出至存儲器控制器1002。數據儲存器1001可以包括圖1中所示的第二半導體器件2。數據儲存器1001可以包括非易失性存儲器，其即使在電源中斷時也能不丟數據而是持續地儲存數據。非易失性存儲器可以實現為快閃記憶體(諸如，或非型快閃記憶體和與非型快閃記憶體)、相變隨機存取存儲器(PRAM)、電阻式隨機存取存儲器(RRAM)、自旋轉移力矩隨機存取存儲器(STTRAM)或磁性隨機存取存儲器(MRAM)。

存儲器控制器1002將從外部設備(主機)經由輸入/輸出接口1004施加的命令解碼，以及根據解碼結果來控制針對數據儲存器1001和緩衝存儲器1003的數據的輸入/輸出。存儲器控制器1002可以包括圖1中所示的第一半導體器件1。儘管存儲器控制器1002在圖11中被圖示為一個模塊，但是在存儲器控制器1002中，可以單獨地配置用於控制非易失性存儲器的控制器和用於控制作為易失性存儲器的緩衝存儲器1003的控制器。

緩衝存儲器1003可以暫時地儲存要在存儲器控制器1002中處理的數據，即，要被輸入至數據儲存器1001的數據和從數據儲存器1001中輸出的數據。緩衝存儲器1003可以根據控制信號來儲存從存儲器控制器1002施加的數據。緩衝器存儲器1003讀出儲存的數據，以及將讀出的數據輸出至存儲器控制器1002。緩衝存儲器1003可以包括易失性存儲器，諸如DRAM(動態隨機存取存儲器)、移動DRAM或者SRAM(靜態隨機存取存儲器)。

輸入/輸出接口1004在存儲器控制器1002與外部設備(主機)之間提供了物理耦接，使得存儲器控制器1002可以從外部設備接收用於數據輸入/輸出的控制信號，以及與外部設備交換數據。輸入/輸出接口1004可以包括各種接口協議(諸如，USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE)中的一種。

電子系統1000可以用作主機的輔助存儲設備或者外部儲存設備。電子系統1000可以包括：固態盤(SSD)、USB存儲器(通用串行總線存儲器)、安全數字(SD)卡、迷你安全數字(mSD)卡、微型SD卡、安全數字大容量(SDHC)卡、記憶棒卡、智能媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、或者緊湊型快閃記憶體(CF)卡。

儘管以上已經描述了各種實施例，但是對於本領域的技術人員將理解的是，所述的實施方案僅是示例。因此，本文中所述的半導體器件和半導體系統不應當基於所述的實施例而受到限制。