為適應性調節數字處理系統中的電源供應電壓提供自校正的方法和系統的製作方法
2024-03-29 03:16:05
專利名稱：為適應性調節數字處理系統中的電源供應電壓提供自校正的方法和系統的製作方法
技術領域：
本發明主要涉及集成電路中的電源調節，具體地說，本發明涉及一種用於為適應性調節數字處理系統中的電源供應電壓提供自校正的方法和系統。
背景技術：
無線設備在商業和消費者中被廣泛應用，這些無線設備包括手機、無線區域網(LAN)網卡、全球定位系統(GPS)設備、配備有無線數據機的電子記事本等等。對無線通信和其它行動裝置的不斷增長的需求也對這些設備提出了相應的技術改進的要求。總的來說，越來越多傳統的無線電波接收器和發送器元件被裝配於一個單一的集成電路裝置中。
具有集成電路的無線通信設備的一個重要的方面是電池壽命問題。為使無線通信設備中電池壽命達到最長，無線通信設備中集成電路電源消耗的最小化顯得非常重要。
傳統的最小化集成電路電源消耗的方法包括電壓調節。電壓調節對於最小化因轉換造成的動態電源的消耗是有效的。但是，電壓調節對於因漏電電流造成的靜態電源的消耗不能產生(如果有)多少效果。在數位技術中，這造成的問題是電壓被調節得越來越小，由此導致更多的漏電電流。事實上，曾經只是整個電源消耗中相對較小的部分的漏電電流，現在已成為許多深亞微米數字晶片中整個電源消耗的主導因素。例如，含百萬級電晶體的數字晶片，可以產生數毫安的直流漏電電流，當晶片處於等待狀態時，甚至會產生幾十毫安的漏電電流。在典型的行動裝置中，這一漏電電流的量及其相應的電源消耗是不可接受的。
傳統的最小化集成電路中電源消耗的方法還包括閾調節。閾調節對於最小化因漏電電流造成的靜態電源的消耗是有效的，但是，閾調節對於因轉換產生的動態電源的消耗不能產生(如果有)多少效果。
因此，為了同時利用電壓調節最小化動態電源消耗以及利用閾調節最小化靜態電源消耗，已經有一種方法把轉換軟體置於晶片中。該轉換軟體決定需要執行特殊的任務的電壓或閾，並且在該任務被執行時，將晶片轉換到相應的模式。該方法的一個缺點是，當選擇模式時，關鍵路徑延遲的計算需要使用一個安全餘量，這可能會造成晶片不能在最佳的電壓下工作。
對於這個問題的最新的解決辦法包括，在測量晶片獲得的晶片的時鐘頻率的基礎上，協同地利用適應性電壓調節和適應性閾調節。該方法允許在較高頻率下使用適應性電壓調節最小化動態電源消耗，以及在較低頻率下使用適應性閾調節最小化靜態電源消耗，而無需使用計算關鍵路徑延遲的不確定的安全餘量。該解決方法包括反映應用的關鍵路徑的遲延線的利用。但是，使用該方法時，關鍵路徑延遲必須在設計時間上與遲延線的長度相匹配。此外，期望的遲延線長度可能因供應電壓和時鐘頻率的範圍而發生變化。
發明內容
本發明提供了一種用於為適應性調節數字處理系統中的電源供應電壓提供自校正的方法和系統，它消除或減小了傳統的方法和系統中的缺點和問題。特別地，用來確定最佳的電源供應電壓的延遲線的長度是可變化的，並且在運行時間可以被選擇。
根據本發明的一個實施例，提供了一種用於為適應性調節數字處理系統中的電源供應電壓提供自校正的方法。該方法包括向系統提供一個額定的電源供應電壓作為電源供應電壓。一個時鐘調節信號通過遲延線被傳播。該遲延線包含多個遲延單元，並根據該額定電源供應電壓進行操作以發揮作用。多個遲延單元對被取樣，直到第一和第二延遲單元被確定，該確定是根據在一個特定的時間，該第一遲延單元接收到該時鐘調節信號而該第二遲延單元未能接收到該時鐘調節信號。一個參考電壓被提供給所述系統作為電源供應電壓。該系統利用所述第一和第二遲延單元進行操作以決定是否為該系統調節所述電源供應電壓。
本發明的另一個實施例提供了一種用於為適應性調節數字處理系統中的電源供應電壓提供自校正的方法。該方法包括，將一個抽頭信號設定為最大值。一個時鐘調節信號通過遲延線被傳播。該遲延線包括多個遲延單元。遲延線中的第一對抽頭被取樣。每一個抽頭對應一個遲延單元。系統根據第一對抽頭是否符合第一和第二遲延單元作出決定。當在一個特定的時間，第一遲延單元接收到時鐘調節信號而第二遲延單元未能接收到時鐘調節信號時，該第一和第二延遲單元被確定。當作出決定該第一對抽頭對應該第一和第二遲延單元時，校正結束。系統利用該第一和第二遲延單元進行操作以決定是否調節系統的電源供應電壓。
本發明的又一個實施例提供了一個用於為適應性調節數字處理系統中的電源供應電壓提供自校正的系統，包括一供應電源、一鬆弛時間檢測器、一多路轉換器以及一校正器。該供應電源用於為系統提供電源供應電壓。該鬆弛時間檢測器與該供應電源相連接，並用於產生多個檢測輸出。該多路轉換器與該供應電源和該鬆弛時間檢測器相連接。該多路轉換器用於接收所述檢測輸出並基於所述檢測輸出產生電源控制信號。該校正器與所述供應電源和所述多路轉換器相連接。該校正器用來確定一個檢測輸出的子集，該子集被多路轉換器選作所述電源控制信號。該供應電源用於根據所述電源控制信號產生電源供應電壓。
本發明的一個或多個實施例的技術優勢在於提供了一種用於在數字處理系統中適應性調節電源供應電壓的改進的方法。在一個具體的實施例中，用來決定最佳電源供應電壓的遲延線的長度是可變的。因此，根據應用中的實際操作條件，可以在運行時間選擇合適的遲延線長度。因此，該系統可以在不知道應用中關鍵路徑細節的情況下進行設計，並且該應用可以在額定的時鐘頻率和電源供應電壓下以最小的電源消耗進行工作。
結合以下的附圖、說明和權利要求，本發明的其他技術優點對於本領域的熟練技術人員將會更加明顯。
在開始以下詳細說明之前，有必要先對本專利文件中的某些詞彙和短語進行定義術語「包括」和「包含」及其派生詞意為包含但不限於；術語「或」，包括和/或之意；短語「同…相關」、「與之相關」及其派生短語，意思可以是包括、包括於、相聯繫、包含、包於含、關聯於或與…關聯、連接於或與…連接，可與之通信、與之協作、交錯、並列、接近於、結合於或與…結合、具有或具有…特性等等。術語「控制器」是指任意能夠控制至少一個操作的設備、系統或其部件，這一設備可以作為硬體、固件或軟體，或至少兩個相同設備的組合。應當注意的是，與任何特定控制器相關的功能都可以被集中或分散，不管是本地的或遠程的。本專利文件中提供了特定詞語和短語的定義，本領域的普通技術人員應當理解，在許多(如果不是大部分)情況下，應當優先考慮這些定義，以及這些定義的詞語和短語的延伸使用。
為了更全面地理解本發明及其優點，請結合附圖參考以下說明，其中相同的參考數字代表相同的部分圖1根據本發明的一個實施例，以方框圖描述了一個數字處理系統，該處理系統用於為適應性調節數字處理系統中的電源供應電壓提供自校正；圖2根據本發明的一個實施例，以方框圖描述了圖1的鬆弛時間檢測器；圖3根據本發明的一個實施例，以電路圖具體描述了圖2的鬆弛時間檢測器的一個部分；圖4根據本發明的一個實施例，以方框圖描述了圖1的自校正系統；圖5根據本發明的一個實施例，以方框圖描述了圖4的轉換；
圖6根據本發明的一個實施例，以方框圖描述了一種為適應性調節圖1的數字處理系統電源提供電壓提供自校正的方法。
具體實施例方式
下文將要討論的圖1～6，以及本專利文件中用以描述本發明原理的各個實施例，僅用於說明本發明而不用於限定本發明的範圍。本領域的熟練技術人員容易理解，本發明的原理可以適用於任何合適的數字處理系統。
根據本發明的一個實施例，圖1以方框圖描述了一個數字處理系統100，它用於為適應性調節數字處理系統100的電源供應電壓提供自校正；該數字處理系統100包括一個震蕩器102，一個頻率合成器104，一個時鐘發生器106，一個數位訊號處理器108，以及一個自校正系統110。該自校正系統110包括一個鬆弛時間檢測器112，一個供應電源114，一個多路轉換器116和一個校正器118。
該震蕩器102用於產生一個參考頻率信號120。該震蕩器102可以是一個晶體震蕩器或其它合適類型的震蕩器。對於一個晶體震蕩器的震蕩器102的實施例，該參考頻率信號120可由震蕩器102的壓電晶體的機械性能決定。
該頻率合成器104與該震蕩器102相連接。該頻率合成器104可以是鎖相環頻率合成器或其它合適類型的頻率合成器。該頻率合成器104用於接收來自震蕩器102的參考頻率信號120以及一個輸入電壓122，並根據輸入120和122產生一個外部時鐘信號124。該外部時鐘信號124是一個工作頻率，該工作頻率是該震蕩器102產生的參考頻率信號120的倍數。根據一個實施例，該外部時鐘信號124可以表現為一組時鐘頻率。
該時鐘發生器106與該頻率合成器104、數位訊號處理器108和鬆弛時間檢測器112相連接。該時鐘發生器106用於接收來自該頻率合成器104的外部時鐘信號124、一個電源供應電壓126、一個來自所述數位訊號處理器108的頻率控制信號128，以及一個來自所述鬆弛時間檢測器112的穩定信號130。該時鐘發生器106可以接收來自所述供應電源114的電源供應電壓126。該時鐘發生器106還可以用於根據輸入124，126，128和130產生一個時鐘信號132，以及一個時鐘調節信號134。
該頻率控制信號128用於為該時鐘發生器106設定一個期望的工作時鐘頻率，fclk，它可以是該外部時鐘信號124的一個規定的分比。例如，如果該外部時鐘信號124的頻率為1.6GHz，則該時鐘發生器106可以根據該頻率控制信號128將該外部時鐘信號124除以4，進而產生一個400MHz的時鐘信號作為所述時鐘信號132提供給所述數位訊號處理器108。
如以下作更為具體的描述的那樣，該穩定信號130用於向該時鐘發生器106指示該電源供應電壓126已經被調節到一個足夠的水平以與時鐘信號132的期望時鐘速度相匹配。當該穩定信號130被提供時，該時鐘信號132便被應用於所述數位訊號處理器108。
操作中，如果期望的工作頻率低於當前工作頻率，則該時鐘信號132和時鐘調節信號134的頻率在一個儘可能相同的時間變換到一個新的頻率值fregclk＝a(fclk)，其中a是一個常數。如果期望的工作頻率高於當前工作頻率，則該時鐘調節信號134的頻率首先被改變。然後，當該電源供應電壓126達到一個新的穩定狀態值時，該穩定信號130被維持，且該時鐘信號132的頻率校正到fclk＝fregclk/a。如果a＝1，在穩定狀態下，該時鐘信號132與該時鐘調節信號134具有相同的頻率和相位。
該數位訊號處理器108與該時鐘發生器106和該供應電源114相連接。該數位訊號處理器108用於接收來自該時鐘發生器106的時鐘信號132和來自供應電源114的電源供應電壓126，並根據輸入132和126產生所述頻率控制信號128。該數位訊號處理器108還可以用於與一個或多個關聯的處理系統(圖1中未示)交換輸入/輸出(I/O)數據136，這些關聯的處理系統例如移動通信單元、計算系統等等。
該數位訊號處理器108可以是任一合適的數字處理元件，例如一個設計用於進行數學計算的處理器，也可以是可編程處理器，因為該數位訊號處理器108可以用於處理不同類型的信息，如聲音、圖象、視頻等等。根據一個實施例，該數位訊號處理器108具有變化的工作頻率。
該鬆弛時間檢測器112與該時鐘發生器106和供應電源114相連接。該鬆弛時間檢測器112用於接收來自該時鐘發生器106的時鐘調節信號134和來自供應電源114的電源供應電壓126，並根據輸入134和126產生所述穩定信號130和多個檢測輸出138。
如以下結合圖2更為具體地描述的那樣，該鬆弛時間檢測器112可以包含一個關鍵路徑和鬆弛時間鑑頻器。根據本實施例，該鬆弛時間檢測器112包括N個遲延單元和電源供應調節電路，並用於控制該供應電源114以調節該電源供應電壓126。所述N個延遲單元相互串聯，每一個具有一個延遲(D)，該延遲(D)由該電源供應電壓126的一個值所決定，使得應用於第一個遲延單元的一個輸出的一個時鐘邊緣貫穿所述N個遲延單元持續波動。該電源供應調節電路與所述N個遲延單元相關聯，能夠調節該電源供應電壓126，並用於(i)監視至少第k個和第k+1個遲延單元的輸出，(ii)確定該時鐘邊緣是否已達到第k個和第k+1個遲延單元的輸出，和(iii)產生一個能夠調節該電源供應電壓126的控制信號。
該供應電源114與該數位訊號處理器108、鬆弛時間檢測器112、多路轉換器116和校正器118相連接。該供應電源114用於接收來自該多路轉換器116的電源控制信號140、來自該校正器118的額定電壓信號142以及該輸入電壓122，並根據輸入140、142和122產生所述電源供應電壓126。例如，該電源控制信號140可以包括一個或多個信號，用於指示該供應電源114是否升高電源供應電壓126、降低電源供應電壓126或維持電源供應電壓126不變。該供應電源114可以是電池或其它適合於為數位訊號處理器108和鬆弛時間檢測器112提供不同的電源供應電壓126的設備。
該多路轉換器116與該鬆弛時間檢測器112和校正器118相連接。該多路轉換器116用於接收來自鬆弛時間檢測器112的檢測輸出138和來自校正器118的抽頭信號144，並根據輸入138和144產生一個電源控制信號140。例如，根據該抽頭信號144，該多路轉換器116可以向該供應電源114和校正器118提供一個相應子集的檢測輸出138作為電源控制信號140。如以下結合圖4進行更為詳細的描述的那樣，該多路轉換器116可以包括兩個或更多的多路轉換器。
該校正器118與該供應電源114和多路轉換器116相連接。該校正器118用於接收來自該多路轉換器116的電源控制信號140和一個復位信號146，並根據輸入140和146產生一個額定電壓信號142和抽頭信號144。該額定電壓信號142用於為供應電源114提供一個額定的電源供應電壓，作為電源供應電壓126在系統100校正期間使用。如以下結合圖4進行更為詳細的描述的那樣，根據用於數字處理系統100的一個自校正處理，該校正器118用於決定合適的檢測輸出138，以由多路轉換器116選取用作電源控制信號140。根據這個決定，校正器118用於為多路轉換器116提供合適的抽頭信號144。
根據本發明的一個實施例，圖2以方框圖描述了所述鬆弛時間檢測器112。圖示的鬆弛時間檢測器112包含一遲延線；但是，容易理解，該鬆弛時間檢測器112可以包含任意適合的電路，用以測量與時鐘調節信號134相關的數位訊號處理器108的邏輯門響應，這並不偏離本發明的範圍。
該鬆弛時間檢測器112包括一個計時比較電路。根據顯示的實施例，該計時比較電路包括多個遲延單元200，該遲延單元200允許對數位訊號處理器108計時需求進行測量。每一個遲延單元200用於接收電源供應電壓126。每一個遲延單元200還可以用於接收隨機的反向偏壓201和202。在此，「每一個」意為至少一個確認的項目的子集中的每一個。
在利用反向偏壓201和202的實施例中，系統100不僅用於調節電源供應電壓126，還用於調節PMOS電晶體的反向偏壓201和NMOS電晶體的反向偏壓202，從而調節數位訊號處理器108的使用電源。在本實施例中，反向偏壓201和202被應用於電晶體的門，以改變PMOS器件和NMOS器件的臨界電壓。
一個起始遲延單元200a用於接收來自時鐘發生器106的時鐘調節信號134。該時鐘調節信號134用於經過每一個延遲單元200時被處理，直至處理由於該遲延單元200被復位而停止。該遲延單元200可以被復位信號204復位，該復位信號204由一個與該時鐘調節信號134相連接的反相器206產生。
該鬆弛時間檢測器還包括一個寄存器210，該寄存器210用於接收來自第一個遲延單元200c的輸出和第二個遲延單元200d的輸出。雖然該第二個遲延單元200d可以直接連接該第一個遲延單元200c，但是容易理解，在該第一個延遲單元200c和第二個遲延單元200d之間可以連接任意適合數量的遲延單元200，這並不偏離本發明的範圍。該第一個遲延單元200c和第二個遲延單元200d可根據下文中結合圖4的描述予以確定。該寄存器210還可以用於根據來自該第一個遲延單元200c的輸出產生第一狀態信號220，以及根據來自第二個遲延單元200d的輸出產生第二狀態信號222。
根據一個實施例，該寄存器210包括一對邊沿觸發的觸發器224，每一個觸發器用於接收所述復位信號204作為時鐘輸入。因此，根據本實施例，第一個觸發器224a用於接收來自第一個遲延單元200c的輸出，並根據該輸出產生所述第一狀態信號220，第二個觸發器224b用於接收來自該第二個遲延單元200d的輸出，並根據該輸出產生第二狀態信號222。
該鬆弛時間檢測器112還包括一個解碼器230，該解碼器230用於接收所述第一狀態信號220和第二狀態信號222，並根據狀態信號220和222產生第一和第二電源控制信號232、234。該電源控制信號140可以包括這些電源控制信號232和234。根據一個實施例，該解碼器230包括一個反相器236，該反相器236用於轉換所述第一狀態信號220，從而產生第一電源控制信號232，而第二電源控制信號234與所述第二狀態信號222相同。
該鬆弛時間檢測器112還可以包括一個數字濾波器240，該數字濾波器240用於接收所述時鐘調節信號134和第一狀態信號220。該濾波器240還用於求特定數量的第一狀態信號134的平均值，以為時鐘發生器106產生一個穩定信號130。根據一個實施例，該濾波器240用於求第2到第8個第一狀態信號的平均值，以產生一個穩定信號130。但是，容易理解，該濾波器可以用於求任意適合數量的第一狀態信號的求均值，從而產生一個穩定信號130，這並不偏離本發明的範圍。
根據一個實施例，在工作中，鬆弛時間檢測器112的初始遲延單元200a接收到一個來自時鐘發生器106的時鐘調節信號134的時鐘上升沿。該邏輯「高」輸入信號被提供給緊隨其後的遲延單元200b，依此類推，直到復位信號204提供一個邏輯「高」信號時，該時鐘調節信號134變為「低」。
雖然鬆弛時間的工作以兩個觸發事件進行了描述，即時鐘調節信號134的一個上升沿以及隨後的下降沿，用以監控鬆弛時間以及控制電源供應電壓126的水平。但是，應當理解，這僅是一種描述方法而已，不應解釋為對本發明的範圍的限制。所述鬆弛時間檢測器可以被很容易地重新配置，以使時鐘控制信號134的一個下降沿和隨後的上升沿可以被用作觸發事件，以監控鬆弛時間，並控制電源供應電壓126的水平。
寄存器210鎖存第一觸發器224a中第一遲延單元200c的輸出和第二觸發器224b中第二遲延單元200d的輸出。第一觸發器224a的輸出，即第一狀態信號220，被提供給濾波器240用於求平均值，從而為時鐘發生器106產生所述穩定信號130。
此外，該第一狀態信號220在解碼器230中被反相，以產生第一電源控制信號232，而該第二狀態信號222，即來自寄存器210的第二觸發器224b的輸出，被提供作為第二電源控制信號234。
當來自時鐘調節信號134的上升沿的邏輯「高」未能到達第一遲延單元200c時，鬆弛時間檢測器112為所述第一電源控制信號232產生邏輯「高」，並為所述第二電源控制信號234產生邏輯「低」，從而請求提高電源電壓。
當來自時鐘調節信號134的上升沿的邏輯「高」到達第一遲延單元200c但未能到達第二遲延單元200d時，數位訊號處理器在最佳的狀態下運行，從而滿足計時需求並最小化電源消耗。在此種情況下，鬆弛時間檢測器為所述第一電源控制信號232產生邏輯「低」，並為所述第二電源控制信號234產生邏輯「低」，從而請求電源電壓保持不變。
最後，當來自時鐘調節信號134的邏輯「高」既到達第一遲延單元200c又到達第二遲延單元200d時，鬆弛時間檢測器為所述第一電源控制信號232產生邏輯「低」，並為所述第二電源控制信號產生邏輯「高」，從而請求降低電源電壓。
根據本發明的一個實施例，圖3以電路圖詳細描述了鬆弛時間檢測器112的一個部分。該描述的部分包括一個遲延單元200，一個動態電位轉換器300和一個觸發器302(圖2中未示)。
依據該實施例，該遲延單元200包括一個輸入終端304，它用於接收來自延遲線中前一個遲延單元200的輸出作為輸入信號，如果是初始遲延單元200a，則接收時鐘調節信號134作為輸入信號。該遲延單元200還包括一個輸出終端306，它用於根據在輸入終端304收到的輸入信號為隨後的遲延單元200的輸入終端提供一個輸出信號。
依據一個實施例，該遲延單元200還包括兩個或非(NOR)門308和310。該NOR門308具有兩個輸入端，每一個輸入端均與輸入終端304相連接，這樣，當輸入終端304的信號為邏輯「低」時，NOR門308的輸出為邏輯「高」，當輸入終端304的信號為邏輯「高」時，NOR門308的輸出為邏輯「低」。
該NOR門310與該NOR門308和輸出終端306相連接。該NOR門310包含一個用於接收來自NOR門308的輸出的輸入端，以及一個用於接收復位信號204的輸入端。這樣，當NOR門308的輸出為邏輯「低」時，在延遲單元200的輸出終端306提供的NOR門310的輸出為邏輯「高」；結果，輸入終端304的信號為邏輯「高」，而復位信號204為邏輯「低」。否則，NOR門310的輸出為邏輯「低」。
該動態電位轉換器300與該遲延單元200的輸出終端306相連接，並具有一個PMOS電晶體312和一個NMOS電晶體314。該PMOS電晶體312具有一個與電源供應電壓126相連接的源極，一個與時鐘調節信號134相連接的柵極以及一個與觸發器302相連接的漏極。該NMOS電晶體314具有一個包括接地316的源極，一個與遲延單元200的輸出終端306連接的柵極，以及一個與觸發器302和PMOS電晶體312的漏極相連接的漏極。該動態電位轉換器300用於根據遲延單元200的輸出終端306的信號和時鐘調節信號134產生一個轉換輸出318。
該觸發器302具有一個邊沿觸發的觸發器，並與電晶體312和314的漏極相連接。該觸發器302用於接收來自動態電平轉換器300的轉換輸出318，以及接收復位信號204作為時鐘信號，並通過鎖存轉換輸出318產生一個Q輸出322，此外還產生一個反相的Q輸出324。該反相Q輸出324用於提供一個抽頭-n信號324供自校正系統110使用，如以下結合圖4詳細描述的那樣。所述抽頭-n信號表示第n個遲延單元200的輸出。所以，抽頭-4信號324對應於遲延線中第4個遲延單元200的輸出。
根據一個實施例，在工作中，該時鐘調節信號134開始時可以提供一個時鐘上升沿。這樣，該時鐘調節信號134為邏輯「高」，而該復位信號204為邏輯「低」。並且，該遲延單元200的輸入終端304的信號可以為邏輯「低」，直至該時鐘調節信號134通過前面的遲延單元200傳播。所以，根據信號134，204以及輸入終端304的信號，該NOR門308產生邏輯「高」，而NOR門310在輸出終端306處產生邏輯「低」。
輸出終端306處的邏輯「低」關閉了NMOS電晶體314，而時鐘調節信號134的邏輯「高」關閉了PMOS電晶體312。在此種情況下，轉換輸出318保持先前的邏輯「高」狀態，從而使抽頭-n信號324為邏輯「低」。
一旦時鐘調節信號134傳播到輸入終端304，NOR門308產生一個邏輯「低」，而NOR門310在輸出終端306產生一個邏輯「高」。輸出終端306處的邏輯「高」開啟了NMOS電晶體314，而時鐘調節信號134持續的邏輯「高」使PMOS電晶體312保持關閉。在此種情況下，轉換輸出318變為邏輯「低」，從而使抽頭-n信號324變為邏輯「高」。
最後，當時鐘調節信號134變為邏輯「低」，並且復位信號204變為邏輯「高」時，NOR門310根據復位信號204在輸出終端306產生一個邏輯「低」。該輸出終端306的邏輯「低」關閉了NMOS電晶體314，而時鐘調節信號134的邏輯「低」開啟了PMOS電晶體312。在此種情況下，轉換輸出318變為邏輯「高」，從而在復位狀態使抽頭-n信號324變為邏輯「低」。
根據本發明的一個實施例，圖4用方塊圖描述了自校正系統110。除供應電源114，多路轉換器116和校正器118外，自校正系統110還具有一遲延線400，一電荷泵402，一開關404以及一電容器406。
作為鬆弛時間檢測器112的一部分，遲延線400也可以具有多個遲延單元200，以及動態電位轉換器300和觸發器302，如以下結合圖3所述。該遲延線400用於為多路轉換器116提供每一個抽頭-n信號。
對於描述的實施例，該多路轉換器116具有第一多路轉換器116a和第二多路轉換器116b。多路轉換器116a和116b各具有一個16∶1的多路轉換器。對於該實施例，所述遲延線400用於為15個遲延單元200產生15個抽頭-n信號324。但是，容易理解，對於該實施例，所述遲延線400可以具有大於或等於15的任意數量的遲延單元200。此外，容易理解的是，所述遲延線400可以在多路轉換器中產生任意適合數量的具有相應變化的抽頭-n信號，這並不偏離本發明的範圍。
回到描述的實施例，第一多路轉換器116a的最低有效位被置於邏輯「高」，其餘位接收來自遲延線400的抽頭-0至抽頭-14的信號324。對於第二多路轉換器116b，最高有效位被置於邏輯「低」，其餘位接收來自遲延線400的抽頭-0至抽頭-14的信號324。
該校正器118接收時鐘調節信號134，復位信號204和一個開始信號410，並將該時鐘調節信號134和復位信號204提供給遲延線400。該校正器118還用於產生一個準備信號412，一個校正信號414以及一個抽頭信號416。校正處理可以由復位信號204或在校正器118收到的開始信號410啟動，而且，該校正器118可以維持該準備信號412以使系統100準備校正，並可以維持該校正信號414以指示系統100校正處理正在進行中。
以下結合圖6進行更為詳細的描述，該校正器118可以向第一和第二多路轉換器116a和116b提供抽頭信號416，以確定抽頭-n信號324中的哪一個將被多路轉換器116a和116b選中。第一多路轉換器116a用於根據抽頭信號416選取一個抽頭-n信號324，並將該信號324作為第一多路轉換器輸出x，418提供給校正器118和電荷泵402。第二多路轉換器116b用於根據抽頭信號416選取一個抽頭-n信號324，並將該信號324作為第二多路轉換器輸出y，420提供給校正器118和電荷泵402。
該校正器118還用於對多路轉換器輸出(x，y)418和420取樣，以在遲延線400中確定將為多路轉換器116產生抽頭-n信號324的第一和第二遲延單元200。當多路轉換器輸出(x，y)418和420為(高，低)時，相應的遲延單元200被確定為第一和第二遲延單元200c和200d，供鬆弛時間檢測器112使用。
以下結合圖6進行描述，通過為第一多路轉換器116a提供邏輯「高」作為最低有效位，以及為第二多路轉換器116b提供邏輯「低」作為最高有效位，校正器118能夠確定一組抽頭-n信號，該組信號對應於將由鬆弛時間檢測器112使用的第一和第二遲延單元200c和200d。例如，如果信號沿遲延線400傳播過遠，則抽頭-14信號324將變為邏輯「高」，從而由初次嘗試產生(高，低)以確定遲延單元200c和200d；同樣，如果信號沿遲延線400的傳播不夠遠，則抽頭-0信號324將變為邏輯「低」，從而由最後一次嘗試產生(高，低)以確定遲延單元200c和200d。
該電荷泵402用於接收多路轉換器輸出(x，y)418和420，並根據輸入418和420為供應電源114產生一個參考電壓422。該供應電源114用於根據該參考電壓422產生所述電源供應電壓126。
開關404可以根據準備信號412被閉合。當閉合時，開關404用於將一個額定電源供應電壓424連接到電流泵402的輸出端，以將該額定電源供應電壓424提供給供應電源114作為參考電壓422。當斷開時，開關404允許電荷泵402提供參考電壓422。電容器406將電荷泵402的輸出接地316。
根據本發明的一個實施例，圖5用方框圖描述了開關404。該開關404具有一個NMOS電晶體500，一個PMOS電晶體502和一個反相器504。該NMOS電晶體500具有一個與額定電源供應電壓424相連的漏極，一個與準備信號412相連的柵極以及一個與參考電壓422相連的源極。該PMOS電晶體502具有一個與額定電源供應電壓424相連的源極，一個與反相器504相連的柵極以及一個與參考電壓422相連的漏極。該反相器與準備信號412和PMOS電晶體的柵極相連，以使反相器504能夠為PMOS電晶體502提供一個反向準備信號412。
因此，當準備信號412被維持時，NMOS電晶體500和PMOS電晶體502被開啟，從而允許額定電源供應電壓424被提供作為參考電壓422。反之，如果準備信號的維持被轉換，則NMOS電晶體500和PMOS電晶體502被關閉，從而阻止額定電源供應電壓424被提供作為參考電壓422，在這種情況下，電荷泵402提供參考電壓422。
根據本發明的一個實施例，圖6用流程圖描述了一種為適應性調節數字處理系統100的電源供應電壓102提供自校正的方法。本方法從初始化校正處理的步驟600開始。校正處理可以由校正器接收到一個維持的復位信號204，或者一個維持的開始信號410開始，或者以任意其它合適的方式開始。
在步驟602，校正器118復位一個計數器用以保持系統的穩定。在步驟604，校正器118維持準備信號412。根據圖4的實施例，該準備信號412使開關404閉和，從而使額定電源供應電壓424被提供給供應電源114作為參考電壓422。
在步驟606，校正器118將抽頭信號416設置為最大值。回到圖4的實施例，該抽頭信號416被設置為二進位的1111，即十進位的15。在步驟608，校正器118啟動計數器。
在判斷步驟610，校正器118根據計數器是否溢出作出決定。根據一個實施例，計數器可以在約1.0毫秒後溢出；但是，應理解，該計數器可以在任意合適的時間量後溢出，該時間量允許額定電源供應電壓424通過系統100傳播。如果計數器沒有溢出，則過程將沿著否(No)的分支保持在判斷步驟610，直至計數器溢出。如果計數器溢出，則過程沿是(Yes)的分支由判斷步驟610進入步驟612。
在步驟612，校正器118維持該校正信號414，以通知系統100校正處理正在進行中。在步驟614，校正器118通過檢查多路轉換器輸出418和420對抽頭信號416確定的抽頭取樣。例如，當抽頭信號416為二進位的1111時，多路轉換器輸出(x，y)418和420對應於抽頭-14信號324和邏輯「低」，即(抽頭-14，0)。如果抽頭-14信號為邏輯「高」，結果即為(1，0)，而如果抽頭-14為邏輯「低」，則結果為(0，0)。
在判斷步驟616，校正器118根據步驟614的輸出結果是否為(1，0)作出判斷，(1，0)意味著正確的第一和第二遲延單元200已被確定。如果輸出結果不是(1，0)，則過程從判斷步驟616沿否(No)的分支進到步驟618。在步驟618，校正器對抽頭信號416減值，然後回到步驟614，在那裡校正器118對減值後的抽頭信號416確定的新的抽頭信號進行取樣。
回到判斷步驟616，如果結果為(1，0)，則過程沿是(Yes)的分支從判斷步驟161進到步驟620。在步驟620，校正器118對校正信號414和準備信號412進行維持轉換。在步驟622，數字處理系統100通常利用由抽頭信號416確定的抽頭進行操作，以確定將被鬆弛時間檢測器112使用的第一和第二遲延單元200，決定是否為合適的系統運行調節電壓供應電壓126。然後過程結束。
雖然本發明已經通過多個實施例進行了描述，但是本領域的熟練技術人員可以對其進行各種變化和修改。這些變化和修改同樣應該屬於本發明的範圍。
權利要求
1.一種用於為適應性調節數字處理系統中的電源供應電壓提供自校正的方法，其特徵在於包括向所述系統提供一個額定電源供應電壓作為電源供應電壓；通過一遲延線傳播一個時鐘調節信號，所述遲延線具有多個遲延單元，並可根據所述額定供應電壓而運行；對多對遲延單元進行取樣，直至第一和第二遲延單元被確定，該確定是根據在一個特定的時間所述第一遲延單元接收到所述時鐘調節信號，而所述第二遲延單元未能接收到所述時鐘調節信號；向所述系統提供一個參考電壓作為電源供應電壓；和利用所述第一和第二遲延單元運行所述系統以確定是否為所述系統調節所述電源供應電壓。
2.如權利要求1所述的方法，其特徵在於，運行所述系統包括接收所述電源供應電壓；接收所述時鐘調節信號；通過所述遲延線傳播所述時鐘調節信號；檢查所述第一遲延單元的一個輸出以及所述第二遲延單元的一個輸出；根據所述第一和第二遲延單元的所述輸出確定是否請求提高電源電壓；和當根據所述第一和第二遲延單元的所述輸出作出決定請求提高電源電壓時，發送一個電源控制信號以請求提高電源電壓。
3.如權利要求2所述的方法，其特徵在於，運行所述系統包括當根據所述第一和第二遲延單元的所述輸出作出決定不請求提高電源電壓時，確定是否根據所述第一和第二延遲單元的所述輸出請求降低電源電壓；和當根據所述第一和第二遲延單元的所述輸出作出決定請求降低電源電壓時，發送一個電源控制信號以請求降低電源電壓。
4.如權利要求1所述的方法，其特徵在於，還包括根據所述第一遲延單元的一個輸出產生一個穩定信號。
5.如權利要求1所述的方法，其特徵在於，還包括接收一個校正初始化信號。
6.如權利要求5所述的方法，其特徵在於，所述校正初始化信號為復位信號和開始信號中的一個。
7.一種用於為適應性調節數字處理系統中的電源供應電壓提供自校正的方法，其特徵在於包括將一個抽頭信號設置為最大值；通過一遲延線傳播一個時鐘調節信號，所述遲延線具有多個遲延單元；對所述遲延線中的第一對抽頭進行取樣，每一個抽頭對應所述遲延單元中的一個；確定第一對抽頭是否對應於第一和第二遲延單元，所述第一和第二延遲單元根據在一個特定的時間，所述第一遲延單元接收到所述時鐘調節信號而所述第二遲延單元未能接收到所述時鐘調節信號而被確認；當確定所述第一對抽頭對應於所述第一和第二遲延單元時，終止所述校正；和利用所述第一和第二遲延單元運行系統，以決定是否為所述系統調節電源供應電壓。
8.如權利要求7所述的方法，其特徵在於還包括當確定所述第一對抽頭與所述第一和第二遲延單元不對應時，對所述抽頭信號進行減值；對所述遲延線中隨後的一對抽頭進行取樣，該對隨後的抽頭對應於所述減值的抽頭信號；確定該對隨後的抽頭是否對應所述第一和第二遲延單元；和當確定該對隨後的抽頭對應於所述第一和第二遲延單元時，終止所述校正。
9.如權利要求8所述的方法，其特徵在於還包括當確定該對隨後的抽頭與所述第一和第二遲延單元不對應時，對抽頭信號進行減值，並對遲延線隨後的一對抽頭進行取樣，該對隨後的抽頭對應於所述減值的抽頭信號，直到確定該對隨後的抽頭對應於所述第一和第二遲延單元。
10.如權利要求7所述的方法，其特徵在於還包括啟動一個自校正處理。
11.如權利要求10所述的方法，其特徵在於，啟動一個自校正過程是根據接收到的復位信號和開始信號中的一個啟動所述自校正處理。
12.如權利要求7所述的方法，其特徵在於還包括維持一個準備信號；監控一個計數器以決定是否已經過一個特定的時間量；和當所述特定的時間量經過後，維持一個校正信號。
13.如權利要求12所述的方法，其特徵在於，所述準備信號用於向所述系統提供一個額定電源電壓作為電源供應電壓，直到所述第一和第二遲延單元被確定。
14.一個用於為適應性調節數字處理系統中的電源供應電壓提供自校正的系統，其特徵在於包括一個供應電源，用於為所述系統產生一個供應電源電壓；一個與所述供應電源相連接的鬆弛時間檢測器，該鬆弛時間檢測器用於產生多個檢測輸出。一個與所述供應電源和所述鬆弛時間檢測器相連接的多路轉換器，該多路轉換器用於接收所述檢測輸出，並根據所述檢測輸出產生一個電源控制信號；和一個與所述供應電源和所述多路轉換器相連接的校正器，該校正器用於確定將被所述多路轉換器選作所述電源控制信號的檢測器輸出的一個子集，所述供應電源用於根據所述電源控制信號產生所述電源供應電壓。
15.如權利要求14所述的系統，其特徵在於，所述鬆弛時間檢測器用於接收一個時鐘調節信號和所述電源供應電壓，並根據所述時鐘檢測信號和所述電源供應電壓產生所述檢測器輸出。
16.如權利要求14所述的系統，其特徵在於，所述校正器用於接收來自所述多路轉換器的所述電源控制信號，並根據所述電源控制信號產生一個額定電壓信號和一個抽頭信號。
17.如權利要求16所述的系統，其特徵在於，所述供應電源用於根據所述電源控制信號和所述額定電壓信號產生所述電源供應電壓。
18.如權利要求14所述的系統，其特徵在於，所述供應電源為電池。
19.如權利要求14所述的系統，其特徵在於，所述鬆弛時間檢測器具有一遲延線，該遲延線具有多個遲延單元，每一個遲延單元具有一個相應的動態電位轉換器和觸發器。
20.如權利要求14所述的系統，其特徵在於，所述多路轉換器具有第一多路轉換器和第二多路轉換器。
全文摘要
本發明公開了一種用於為適應性調節數字處理系統(100)中的電源供應電壓(126)提供自校正的方法，包括向系統(100)提供一個額定電源供應電壓(126)作為電源供應電壓。一個時鐘調節信號通過一遲延線被傳播。該遲延線具有多個遲延單元(200)，並用於根據所述額定電源供應電壓而運行。多對遲延單元(200)被取樣，直到根據在一個特定的時間，第一遲延單元(200a)接收到所述時鐘調節信號而第二遲延單元(200b)未能接收到所述時鐘調節信號而確定第一和第二遲延單元(200a，200b)。一參考電壓被提供給系統作為電源供應電壓。系統利用所述第一和第二遲延單元(200a，200b)決定是否為系統調節電源供應電壓。
文檔編號H04B1/40GK1714333SQ03824577
公開日2005年12月28日 申請日期2003年1月17日 優先權日2002年9月6日
發明者德雷根·麥克斯莫維克, 桑迪普·達爾 申請人:國家半導體公司